随笔分类 -  《硬件架构的艺术》

【《硬件架构的艺术》读书笔记】09 电磁兼容性能设计指南（3）
摘要：9.6.3 微控制器级技术 解决噪声问题的最佳途径在源头。 9.6.3.1 多时钟和接地 去耦电容： 1、容量应足够大以在转换时间内提供所需的电流。 2、应足够小以使时钟频率小于电容的谐振频率。 还应遵守： 1、所有电源/地线对中尽可能是均衡电流。 2、除ESD保护外，应避免在内部连接电源引脚和接地 阅读全文
posted @ 2022-12-28 23:19 Magnolia666 阅读(205) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】09 电磁兼容性能设计指南（2）
摘要：这一节就大致浏览一下，不细看了。 9.6 减少EMC/EMI的技术 三个方法：1、在源头抑制发射。2、耦合路径尽可能低效。3、受体几乎不受发射影响。 9.6.1 系统级技术 9.6.1.1 展频时钟技术（SSC） 在数字系统内。周期性的时钟信号是EMI辐射的主要原因。此外，控制与计时信号、地址和数据 阅读全文
posted @ 2022-12-27 00:10 Magnolia666 阅读(305) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】09 电磁兼容性能设计指南（1）
摘要：9.1 简介 电子线路易于接收来自其他发射器的辐射信号，这些EMI（电磁干扰）使得设备内毗邻的元件不能同时工作。这就有必要进行电磁兼容设计以避免系统内有害的电磁干扰。 确保设备不产生多余的辐射，设备也不易受到射频辐射的干扰，采用好的EMC（电磁兼容）设计原则使这些成为可能。 （EMC不能只通过设计来 阅读全文
posted @ 2022-12-22 12:58 Magnolia666 阅读(356) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】08 消抖技术
摘要：8.1 简介 在电子设备中两个金属触点随着触点的断开闭合便产生了多个信号，这就是抖动。消抖使用来确保每一次断开或闭合触点时只有一个信号起作用的硬件设备或软件。（说人话就是每次断开闭合只对应一个操作）。 抖动在某些模拟和逻辑电路中可能产生问题，因为这些电路反应太快会将开关脉冲误当作数据流。 时序逻辑数 阅读全文
posted @ 2022-12-21 18:09 Magnolia666 阅读(955) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】07 处理字节顺序
摘要：7.1 介绍 本章主要介绍字节顺序的的基本规则。（感觉偏软件了，不知道为啥那么会放进《硬件架构的艺术》这本书）。 7.2 定义 字节顺序定义数据在计算机系统中的存储格式，描述存储器中的MSB和LSB的位置。对于数据始终以32位形式保存在存储器中的真32位系统，字节顺序没有实际意义，若要将字节或16位 阅读全文
posted @ 2022-12-20 23:08 Magnolia666 阅读(198) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】06 流水线的艺术（3）
摘要：6.9 流水线冒险 冒险会干扰流水线并阻止下一条指令在目标时钟周期内的执行。冒险会降低流水线在理想情况下所能带来的速度提升。 冒险分类： 1、结构冒险：资源冲突导致硬件无法支持所有可能的指令组合同时执行。 2、数据冒险：指令执行需要之前指令计算结果，而这个结果还在流水线中没计算出来。 3、控制冒险： 阅读全文
posted @ 2022-12-17 18:14 Magnolia666 阅读(178) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】06 流水线的艺术（2）
摘要：6.6 DLX指令集的实现 这节开始将指令集相关内容，没学过相关知识，看不太懂，就快速浏览一下好了。 DLX指令集包括五个部分： 1、指令获取（IF） IR <= MEM[PC] NPC <= PC +4 从存储器中获取指令（PC为指针）并放入指令寄存器（IR），IR保存下个时钟周期所需指令，PC值 阅读全文
posted @ 2022-12-16 23:02 Magnolia666 阅读(134) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】06 流水线的艺术（1）
摘要：6.1 介绍 流水线通过在较长的组合逻辑路径中插入寄存器降低了组合逻辑延迟，增加了时钟频率并提高了性能。 图中分别为插入流水线前后的逻辑。长路径插入寄存器后最大时钟频率明显增加，但是也带来了额外的开销，并且增加了系统延迟。 6.2 影响最大时钟频率的因素 图中电路若TCQA、TSB、THB均为0，F 阅读全文
posted @ 2022-12-15 23:51 Magnolia666 阅读(308) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】05 低功耗设计（3）
摘要：5.6 在寄存器传输级降低功耗 RTL完成时80%的功耗就已经确定，后端不能解决所有功耗问题。 综合前RTL阶段就应讲与功耗有关的所有问题解决。 5.6.1 状态机编码与解码 格雷码在相邻状态转换时仅有一位发生变化，消耗能量更少。此外格雷码编码的状态机也消除了依赖于状态的组合等式中存在毛刺的风险。 阅读全文
posted @ 2022-12-14 18:37 Magnolia666 阅读(413) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】05 低功耗设计（2）
摘要：5.5 体系结构级降低功耗技术 5.5.1 高级门控时钟 同步数字系统中，时钟分布贡献了整个数字开关功率中的绝大部分。很多情况可以通过门控时钟将绝大部分不使用的电路关闭。 插入门控时钟前和插入后电路功能并没有改变，所以可以用一致性检查工具进行验证。 组合门控时钟方案在输出不变时使触发器时钟失效，可以 阅读全文
posted @ 2022-12-13 18:59 Magnolia666 阅读(443) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】05 低功耗设计（1）
摘要：5.1 介绍 能量以热量形式消耗，温度升高芯片失效率也会增加，增加散热片或风扇会增加整体重量和成本，在SoC级别对功耗进行控制就可以减少甚至可能消除掉这些开支，产品也更小更便宜更可靠。本章描述了减少动态功耗和静态功耗的各种技术。 5.2 功耗源 三个主要的功耗源：浪涌、静态功耗、动态功耗。 浪涌电流 阅读全文
posted @ 2022-12-13 10:43 Magnolia666 阅读(470) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】04 时钟分频器
摘要：4.1 介绍 偶数时钟分频很好实现，使用一个计数器累加到一定值再清零，同时翻转电平就可以了。本章主要讲的是奇数分频和小数分频。 4.2 同步整数分频器 使用Moore状态机可以轻松的实现同步整数分频，需要几分频就有几种状态，但是如果是奇数分频，那么输出就不可能为50%占空比。 如图使用了一个七个状态 阅读全文
posted @ 2022-12-11 18:00 Magnolia666 阅读(393) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】03 处理多个时钟（3）
摘要：3.8 异步FIFO（双时钟FIFO） 如上图，X通过xclk将数据写入FIFO，Y通过yclk将数据读出。注意这里写满标志信号在写时钟域，空信号在读时钟域。 对比握手信号，异步FIFO用于对性能要求较高的设计中，尤其是时钟延迟比系统资源更重要的环境中。 异步FIFO主要需要注意信号亚稳态的问题。 阅读全文
posted @ 2022-12-06 22:53 Magnolia666 阅读(168) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】03 处理多个时钟（2）
摘要：3.6 握手信号方法 1）X将数放在数据总线上兵发出xreq信号，表示有效数据已经发到接收器Y的数据总线上。 2）xreq信号同步到接收器时钟域ylk上。 3）Y在识别xreq同步的信号yreq2后，锁存数据总线上信号。 4）Y发出确认信号yack，表示其已经接收了数据。 5）yack同步到发送时钟 阅读全文
posted @ 2022-11-23 17:50 Magnolia666 阅读(134) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】03 处理多个时钟（1）
摘要：3.1 介绍 单时钟设计更易于实现，也更少出现亚稳态、建立和保持时间违例方面的问题。但在实践中，很少有设计只在一个时钟下运行。 3.2 多时钟域 多个始终可以有以下一种或多种时钟关系： 1、时钟频率不同。 2、时钟频率相同，但相位不同。 3.3 多时钟域设计的难题 1、建立时间和保持时间的违背。 2 阅读全文
posted @ 2022-11-21 23:02 Magnolia666 阅读(178) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】02 时钟和复位（3）
摘要：2.6.1 用同步复位进行设计 上面两个电路功能一样，但是下面的电路如果load信号为X，触发器便会停在不定态。可以使用编译指令告诉指定的信号为复位信号，综合工具就会使该信号尽可能接近触发器，防止初始化的问题发生。（将这些指令加入RTL代码中以避免重新综合） 2.6.1.1 使用同步复位的优点。 保 阅读全文
posted @ 2022-11-19 19:03 Magnolia666 阅读(494) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】02 时钟和复位（2）
摘要：2.4 时钟方案 2.4.1 内部产生的时钟 应尽量避免內部产生时钟。 组合逻辑产生时钟会引入毛刺，也会引起时序方面的问题。同步时序电路数据的毛刺不会引起任何问题，而毛刺出现在时钟输入端或异步输入端就会产生明显的影响。 毛刺到达时钟输入端如果数据变化，会违背建立和保持时间。即使没有违背时序要求，寄存 阅读全文
posted @ 2022-11-16 23:35 Magnolia666 阅读(467) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】02 时钟和复位（1）
摘要：2.1 概述 这章主要内容是ASIC设计时的一些建议，这些建议独立于EDA和工艺，主要针对模块设计和存储器接口。 2.2 同步设计 同步设计特点：单个主时钟和单个主置位/复位信号驱动设计中所有时序器件。 同步设计：ASIC设计时域控制最安全的方法。 2.2.1 避免使用使用行波计数器。 行波计数器： 阅读全文
posted @ 2022-11-13 18:43 Magnolia666 阅读(367) 评论(0) 推荐(0)
【《硬件架构的艺术》读书笔记】01 亚稳态的世界
摘要：听说这本书对数字IC设计中的常见问题讲的非常清楚易懂，看了目录感觉确实都是数字设计中一些关键问题，而且一共才217页，争取这个月看完吧。 书的PDF资源： 链接：https://pan.baidu.com/s/1b981albw_aZwLOhBvlHqpw 提取码：80zc 1.1简介 同步系统中如 阅读全文
posted @ 2022-11-12 22:34 Magnolia666 阅读(904) 评论(2) 推荐(1)