Smart-FIFO模块复现①

基本FIFO的IP核

• 解释1
  复位信号拉高之后会，写时钟会打两拍来同步跨时钟域FIFO，所以设置一个读写复位已完成的标志wr_rst_done。

• 解释2
  参数 SHOW_AHEAD_EN=0，代表普通标准 FIFO，不是预读超前型 FIFO。
  规则：读使能 re 拉高后，要等到下一个读时钟上升沿，输出 dout 才会更新出有效数据。
  所以不能在读使能后只延迟一点时间，要延迟一个上升沿。

• 问题2为什么计数解释后计数器又读了一个数

• 解释

读使能后，读时钟上升沿来临后会读数，这里有四个上升沿，会读一个乱的。

• verilog的多行注释/* */和单行注释//与C语言一样

串行转并行（SIPO）SIPO = Serial-In Parallel-Out