摘要： 基本FIFO的IP核 解释1 复位信号拉高之后会，写时钟会打两拍来同步跨时钟域FIFO，所以设置一个读写复位已完成的标志wr_rst_done。 解释2 参数 SHOW_AHEAD_EN=0，代表普通标准 FIFO，不是预读超前型 FIFO。 规则：读使能 re 拉高后，要等到下一个读时钟上升沿，输 阅读全文

摘要： 在编写verilog时reg和wire有什么区别？什么时间用？ wire是线，与assign绑定使用，组合电路 元件例化时的输出必须是wire reg与begin..end,always,initial绑定使用，时序电路 上一级输出，对下一级未知，本质还是wire 详情见 https://blog. 阅读全文

摘要： 常见问题及解决方案 1. 因为没有添加文件，把相关的文件都添加进去就好了。。 FIFO_Control_Double.v文件不存在，实际上有的是FIFO_Control.v文件，文件名和模块名不符，修改一致即可。 新建文件夹用来存放一会新建的库和工程，先切换文件目录，有第三方库一定记得链接 先建库自 阅读全文