2022年3月29日
【时序逻辑】— 3位加法器
摘要： 一、设计文件 // // 名称 : D4 // 作者 : liuxiaoyan_fpga // 日期 : 2022-03-29 // 描述 : 设计一个3位计数器 // 用途 : 需要3个D触发器 // module add3 ( input Clk, input Rst_n, output reg 阅读全文
posted @ 2022-03-29 20:47 刘小颜 阅读(501) 评论(0) 推荐(0)
【时序逻辑】— 3位模8同步加法器
摘要： 一、设计文件 // // 名称 : 3位计数器 // 作者 : liuxiaoyan_fpga // 日期 : 2022-03-29 // 描述 : 设计一个3bit模8的加法器 // 用途 : 需要3个D触发器 // module add3 ( input Clk, input Rst_n, ou 阅读全文
posted @ 2022-03-29 20:07 刘小颜 阅读(807) 评论(0) 推荐(0)
【时序逻辑】-多个D触发器串联
摘要： 一、设计文件 第一种写法（我最开始写的） // // 名称 : D4 // 作者 : liuxiaoyan_fpga // 日期 : 2022-03-29 // 描述 : 设计一个4bit串联触发器电路 // 用途 : 需要4个D触发器 // module D4 // <端口声明> ( input 阅读全文
posted @ 2022-03-29 19:16 刘小颜 阅读(2719) 评论(0) 推荐(0)
【时序逻辑】-D触发器
摘要： 一、设计文件 // // 名称 : D // 作者 : liuxiaoyan_fpga // 日期 : 2022-03-29 // 描述 : D触发器 // 用途 : 搞清D触发器输出和输入之间的延迟 // module D // <端口声明> ( input Clk , input Rst_n , 阅读全文
posted @ 2022-03-29 16:59 刘小颜 阅读(461) 评论(0) 推荐(0)