【时序逻辑】— 3位加法器

一、设计文件

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 // --- 名称 : D4
 // --- 作者 : liuxiaoyan_fpga
 // --- 日期 : 2022-03-29
 // --- 描述 : 设计一个3位计数器
 // --- 用途 : 需要3个D触发器
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module add3
(
input Clk,
input Rst_n,

output reg [2:0]count



);

always@(posedge Clk or negedge Rst_n)begin
if(Rst_n == 1'b0)
count <= 1'b0;
else 
count <= count + 1'b1;


end

endmodule 

 

二、测试文件

`timescale 1ns/1ns


module add3_tb;

reg Clk;
reg Rst_n;

wire count;

initial begin

Clk = 1'b0;
Rst_n = 1'b0;
#10;
Rst_n = 1'b1;


end
always #10 Clk = ~ Clk;



add3 a1
(
.     Clk(Clk),
.    Rst_n(Rst_n),

. count(count)



);



endmodule 

 

三、波形图

 

 

四、RTL图

疑惑：这里3个触发器写在一起了？