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摘要： module counter( input clk, input rst_n, output reg[7:0] data_out ); //reg define reg [3:0] cnt; //假设计数器每计数十次，溢满一次 reg [2:0] lsm_cnt; //计数器每溢满一次,lsm_cn 阅读全文

摘要： 特别注意：在PFGA中能用全局时钟资源clk就用全局时钟资源，尽量避免用这种分频出来的时钟作为时钟源，因为这种分频出来的时钟走的不是快速通道，信号到别的寄存器这一段路程会产生相对较大的延迟。 //这部分代码有错，仅用于分析，不可用于仿真module division( input clk, inpu 阅读全文

摘要： FPGA边沿检测Verilog代码（上升沿，下降沿，双边沿） 实现思路：用两个一位寄存器直接异或可以实现 代码实现： ​ module edge_detect( input clk, input rst_n, input data_in, output raising_edge_detect, // 阅读全文

摘要： 以下知识是通过学习小梅哥FPGA后所总结的思路 USB转TTL电路图： UART发送端发送一个字节数据时序图： 对于其中的每一位进行采样，一般情况下每一位数据的中间点是最稳定的，因此一般应用中，采集中间时刻时的数据即可，如下图所示： 但是在工业应用中，往往有非常强的电磁干扰，只采样一次就作为该数据的 阅读全文

摘要： 状态机分类： 通常， 状态机的状态数量有限， 称为有限状态机（FSM） 。由于状态机所有触发器的时钟由同一脉冲边沿触发， 故也称之为同步状态机。 根据状态机的输出信号是否与电路的输入有关分为 Mealy 型状态机和 Moore 型状态机。 Mealy 型状态机： 电路的输出信号不仅与电路当前状态有关 阅读全文