2020年3月14日
verilog分频器设计及cnt计数器相关注意事项
摘要： 特别注意：在PFGA中能用全局时钟资源clk就用全局时钟资源，尽量避免用这种分频出来的时钟作为时钟源，因为这种分频出来的时钟走的不是快速通道，信号到别的寄存器这一段路程会产生相对较大的延迟。 //这部分代码有错，仅用于分析，不可用于仿真module division( input clk, inpu 阅读全文
posted @ 2020-03-14 21:43 园游会丶 阅读(2296) 评论(0) 推荐(0)