lzx_拿命学fpga - 博客园

2026年1月20日

摘要：现在从“写简单加法器”到“写YOLO卷积/池化模块”的核心过渡，聚焦YOLO加速器中最常用的语法，我们要搞清楚“C++代码对应什么样的FPGA硬件”，从而理解HLS的“软件语法→硬件电路”映射逻辑。先明确核心逻辑：HLS不是“随便写C++都能生成好的硬件”，必须遵循硬件友好的C++编码规则——尤其阅读全文

posted @ 2026-01-20 15:31 lzx_拿命学fpga 阅读(12) 评论(0) 推荐(0)

(一)HLS第一个入门工程（简单加法器）

摘要：目标：实现一个“输入两个整数、输出其和”的加法器模块，完整走通HLS开发的核心流程（工程创建→代码编写→C仿真→HLS综合→查看RTL结果），理解每一步的目的。步骤1：创建HLS工程（Vitis HLS 2022.1，Windows为例）启动Vitis HLS 2022.1，等待主界面加载完成；阅读全文

posted @ 2026-01-20 15:25 lzx_拿命学fpga 阅读(27) 评论(0) 推荐(0)

深度可分离卷积：轻量化模型与FPGA加速的黄金技术

摘要：在深度学习与硬件加速的交叉领域，“轻量化”与“高性能”始终是一对核心矛盾。尤其是在FPGA、嵌入式单片机等资源有限的平台上，传统卷积神经网络的庞大计算量和参数量往往成为落地阻碍。而深度可分离卷积（Depthwise Separable Convolution）的出现，恰好为这一矛盾提供了最优解——它阅读全文

posted @ 2026-01-20 14:17 lzx_拿命学fpga 阅读(48) 评论(0) 推荐(0)

2026年1月18日

axi4-full,axi4-lite和aix4-stream 结合yolo加速器

摘要：一、先理清核心关系：同属AXI4协议族，分工互补而非替代 AXI4-FULL、AXI4-Lite、AXI4-Stream都属于ARM AMBA AXI4（Advanced eXtensible Interface 4）协议族，共享VALID/READY握手机制（保证数据传输可靠），但针对不同场景做了阅读全文

posted @ 2026-01-18 11:29 lzx_拿命学fpga 阅读(14) 评论(0) 推荐(0)

2026年1月16日

AXI接口：形象化讲解

摘要： AXI的全称是 Advanced eXtensible Interface（高级可扩展接口），是ARM公司制定的片上总线协议——你可以把它理解为FPGA/SoC内部“不同模块之间的高速数据传输规则”，就像现实中“写字楼的快递收发规则”，让模块之间能有序、高效地传数据，而不是乱糟糟的“乱传”。一、先阅读全文

posted @ 2026-01-16 15:30 lzx_拿命学fpga 阅读(40) 评论(0) 推荐(0)

2026年1月5日

FPGA--VGA原理详解

摘要： VGA作为经典的视频显示标准，是FPGA入门的必学知识点，掌握它就能轻松实现简单图像、文字的显示，为后续做游戏、可视化项目打基础。本文全程避开复杂术语堆砌，用“生活化类比”讲透原理！很多初学者觉得VGA难，其实核心就两件事：“按固定规则扫描”和“按时序同步信号”。我们先从最直观的逻辑入手，理解VG 阅读全文

posted @ 2026-01-05 11:10 lzx_拿命学fpga 阅读(71) 评论(0) 推荐(0)

2025年12月24日

一文读懂轻量化深度神经网络：概念、实现与应用

摘要：在AI席卷各行各业的今天，我们早已习惯了用手机刷脸解锁、用智能手表监测健康数据、用扫地机器人规划清洁路径——这些场景背后，都离不开深度神经网络的支撑。但你有没有想过：手机、手表这些移动设备的算力和存储空间都有限，它们是如何流畅运行原本“笨重”的深度神经网络的？答案就是「轻量化深度神经网络」。今天，我阅读全文

posted @ 2025-12-24 07:03 lzx_拿命学fpga 阅读(92) 评论(0) 推荐(0)

2025年12月18日

FPGA入门必懂--DDS(Direct Digital Synthesizer)直接数字频率合成器,从原理到实战全解析

摘要： DDS(Direct Digital Synthesizer)即数字合成器，是近年来发展起来的一种新的频率合成技术,其主要优点是相对带宽很大，频率转换时间极短（可小于20 ns)，频率分辨率很高，全数字化结构便于集成，输出相位连续可调，且频率、相位和幅度均可实现程控。随着FPGA技术的不断发展，该技阅读全文

posted @ 2025-12-18 15:19 lzx_拿命学fpga 阅读(467) 评论(0) 推荐(0)

2025年12月13日

FPGA中的FIFO详解

摘要：掌握了ROM（只读、固定数据）和RAM（随机读写、临时数据）后，接下来的FIFO是FPGA设计中最常用的缓冲存储模块，核心定位是“解决数据传输的速率匹配、跨时钟域交互”——和ROM/RAM的“随机访问”不同，FIFO是“先进先出”的流式访问，无需地址线，靠“满/空标志”控制，专门应对“数据来了就存、阅读全文

posted @ 2025-12-13 21:01 lzx_拿命学fpga 阅读(161) 评论(0) 推荐(0)

FIFO学习笔记--访问同步/异步 & 读写同步/异步

摘要：一、先明确：两个“同步/异步”的本质区别（关键！）在FPGA的FIFO语境中，“同步/异步”有两个完全不同的定义，必须分开理解：维度定义（核心判断标准）目的/影响 1. 访问方式的同步/异步数据读写是否需要时钟沿触发（组合逻辑vs时序逻辑）决定数据读写的延迟（无延迟vs有延迟） 2. F 阅读全文

posted @ 2025-12-13 20:55 lzx_拿命学fpga 阅读(28) 评论(0) 推荐(0)

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