摘要：
使用verdi，需在testbench文件里输入 点击查看代码 initial begin $fsdbDumpfile("tb_name.fsdb"); $fsdbDumpvars; end 其中tb_name是你的tb名 阅读全文
posted @ 2025-12-12 17:34
limh991
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摘要：
makefile练习 点击查看代码 all: compile simulate run_dve compile: vcs -sverilog -deg_all -timescale=1ns/1ps -f file.list -l com.log simulate: ./simv -l com.log 阅读全文
posted @ 2025-12-12 16:48
limh991
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摘要：
1. 在终端输入 vcs -sverilog -debug_all full_adder.v full_adder_tb.v -l com.log -serilog,代表支持systemverilog; -debug_all,保存所有调试信息； .v文件，是要编译的文件； -l com.log,将编 阅读全文
posted @ 2025-12-12 14:11
limh991
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