2017年7月13日
Verilog HDL小练习
摘要： 5s内15Hz4个LED闪烁，再两秒熄灭，循环往复。 引入en，可以使得4个LED灯全亮，以及恢复周期变化。 verilog module led(clk_27MHZ, en, led1, led2, led3, led4); input clk_27MHZ, en; output reg led1 阅读全文
posted @ 2017-07-13 20:41 lart 阅读(318) 评论(0) 推荐(0) 编辑