wire和reg

wire和reg

　　顾名思义，wire型就是一条“连接线”，reg型是一个寄存器。

//code 1
module fuzhi(
    input clk,
    input rst,
    input a,
    input b,
    output [1:0] out_wire,    
    output reg [1:0] out_reg
    );
    assign out_wire = a + b;
    always@(posedge clk) begin
       if(!rst)
           out_reg <= 2'b0;
       else
           out_reg <= a + b;
    end
endmodule

 

　　如code 1，定义了两个不同类型的输出，综合之后的RTL电路如下图。

　　很明显，reg型数据是先接寄存器，再输出。