卡布达特

摘要： 最近看时序分析，关于建立时间和保持时间，《时序约束和分析》里面有非常详细的描述，但是看起来太痛苦了。 对于建立时间和保持时间浅显理解归为一句话：数据传输相对于clk不能太快。 1.建立时间（Setup time） 相对于捕获数据的clk edge，新数据不能来的太晚，必需保持一段时间被捕获。 2.保 阅读全文

摘要： 实验室3代i5+4G的扬天，卡的离谱，换了win7和新版本的Ubuntu打开Vivado也卡。最近折腾上了Deepin20.4，除了开机慢点，日常用居然流畅到起飞。 Deepin装Vivado2018.3。 1. Xilinx官网下载all_OS的包。这部分和Ubuntu一样，教程很多。 1 $ t 阅读全文

摘要： wire和reg 顾名思义，wire型就是一条“连接线”，reg型是一个寄存器。 1 //code 1 2 module fuzhi( 3 input clk, 4 input rst, 5 input a, 6 input b, 7 output [1:0] out_wire, 8 output 阅读全文