mux and dff（2）

Consider the n-bit shift register circuit shown below:

Exams/2014 q4a - HDLBits (01xz.net)

 

module top_module (
    input clk,
    input w, R, E, L,
    output Q
);
always @(posedge clk) begin
        case({E,L})
            2'b00:Q<=Q;
            2'b01:Q<=R;
            2'b10:Q<=w;
            2'b11:Q<=R;   //没有看懂，这里的QRWL怎么使用的
        endcase   //大概理解了什么意思
    end
endmodule

 再写：

这里的caseLE，实际上就是将两个选择器放在一起比较了，还是容易理解的