dff(2)

 

module top_module (
    input clk,
    input d, 
    input r,   // synchronous reset
    output q);
always @(posedge clk) begin
        if(!r) begin
            q<=d;
        end
        else begin
            q<=1'b0;
        end
    end   //没有看懂为什么这样写
endmodule

Exams/m2014 q4c - HDLBits (01xz.net)

再写：

哇，当时真的好喜欢这种奇怪的写法……

```

module top_module (
input clk,
input d,
input r, // synchronous reset
output q);
always@(posedge clk)begin
if(r)begin
q<=0;
end
else
q<=d;
end
endmodule

```