dff（1）

 Exams/m2014 q4b - HDLBits (01xz.net)

module top_module (
    input clk,
    input d, 
    input ar,   // asynchronous reset
    output q);
    always @(posedge clk or posedge ar) begin   //为什么这里要用or了？
        if(ar) begin
            q<=1'b0;
        end
        else begin
            q<=d;
        end
    end
endmodule