摘要:
ISE14.7,联合Modelsim SE仿真 模块源代码 `timescale 1ns / 1ps module half_clk_test( reset, clk_in, clk_out ); input clk_in,reset; output clk_out; reg clk_out; al 阅读全文
posted @ 2019-07-24 15:57
Jayzou11223
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摘要:
ISE14.7,联合Modelsim SE仿真 模块源代码 `timescale 1ns / 1ps module compare_test( equal, a, b ); input a,b; output equal; assign equal = (a==b)? 1:0; //当a等于b时eq 阅读全文
posted @ 2019-07-24 15:32
Jayzou11223
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