随笔分类 - Verilog
摘要:最近再singaltap上探索了FIFO的wrreq和rdreq与q之间的关系问题,详情如下: a. 读使能(rdreq)与wrreq间隔1个时钟周期时,输出q的情况: b. 读使能(rdreq_dly1)与wrreq间隔2个时钟周期时,输出q的情况: c. 读使能(rdreq_dly2)与wrre
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摘要:今天用`define定义了参数,然后调用时只需使用参数的部分位宽,于是进行了截取操作,但是编译时却报错,估计应该是不能这样去使用。 上图: 1.宏定义 cnt_end这个信号 2.调用这个cnt_end参数,并截取其中的[11:2]位宽 3.在Modelsim中编译出错 遇到这样的情况就老老实实用p
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摘要:在仿真验证的时候,需要一个合适的数据激励,在testbech一个一个的写很麻烦,如果能直接从数据文本里读取,然后输入到已经编写好功能程序中,就很方便。 还有的时候,我们需要将程序输出的内容写到文本里面,然后用其他工具(例如matlab、python等)进行处理。 代码和解释说明如下: 1 `time
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摘要:先说明一下pll的端口功能,原理图如下: 端口 位宽 输入/输出 说明 inclk0 1 input 时钟50M(初始时钟) areest 1 input pll复位信号,高电平有效 c0 1 output 倍频后的时钟,这里设置成了100M locked 1 output 判断pll是否已锁定(稳
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摘要:复位的功能是很有必要的,让一切正在处于工作状态的器件的状态恢复到初始态,可以起到重新开始工作的作用。复位有上电复位和按键复位两种常见方式。 先说一下按键复位。 一开始,我们在设计按键复位的逻辑功能时,第一反应就是利用D触发器的异步清零端(clr端),这种方式称为异步复位,代码和RTL图如下: 1 a
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