摘要：
1. 从发射端的角度：提升采样率可以减小噪声、减小射频输出的实现难度和提升信号传输速度。 2. 从接收端的角度：最然采样率高可以降低量化噪声，但是对后续的信号处理很困难，故有必要降低采样率。 3. 从总体的角度：通信系统应具有多采样率处理。 阅读全文
posted @ 2020-06-01 11:14
match_boy
阅读(1186)
评论(0)
推荐(0)
摘要：
信号比特数据进行映射后，需先进行成型滤波器后在进行调制，这样做的目的是： 1. 将信号的频谱进行限制，以匹配信道带宽的范围。（若用方波，则频谱是无限伸展的，故用sinc函数产生的波形，它的频谱是有界方波） 2. 减小码间串扰 设计注意事项： 1. 为了降低对滤波器的过渡带陡峭难度的要求，需先对信号进 阅读全文
posted @ 2020-05-30 23:43
match_boy
阅读(3183)
评论(0)
推荐(0)
摘要：
最近再singaltap上探索了FIFO的wrreq和rdreq与q之间的关系问题，详情如下： a. 读使能（rdreq）与wrreq间隔1个时钟周期时，输出q的情况： b. 读使能（rdreq_dly1）与wrreq间隔2个时钟周期时，输出q的情况： c. 读使能（rdreq_dly2）与wrre 阅读全文
posted @ 2020-05-04 09:55
match_boy
阅读(917)
评论(0)
推荐(0)
摘要：
今天用`define定义了参数，然后调用时只需使用参数的部分位宽，于是进行了截取操作，但是编译时却报错，估计应该是不能这样去使用。 上图： 1.宏定义 cnt_end这个信号 2.调用这个cnt_end参数，并截取其中的[11:2]位宽 3.在Modelsim中编译出错 遇到这样的情况就老老实实用p 阅读全文
posted @ 2020-04-01 22:43
match_boy
阅读(318)
评论(0)
推荐(0)
摘要：
在仿真验证的时候，需要一个合适的数据激励，在testbech一个一个的写很麻烦，如果能直接从数据文本里读取，然后输入到已经编写好功能程序中，就很方便。 还有的时候，我们需要将程序输出的内容写到文本里面，然后用其他工具（例如matlab、python等）进行处理。 代码和解释说明如下： 1 `time 阅读全文
posted @ 2020-03-26 22:03
match_boy
阅读(10501)
评论(0)
推荐(1)
摘要：
先说明一下pll的端口功能，原理图如下： 端口 位宽 输入/输出 说明 inclk0 1 input 时钟50M(初始时钟) areest 1 input pll复位信号，高电平有效 c0 1 output 倍频后的时钟，这里设置成了100M locked 1 output 判断pll是否已锁定（稳 阅读全文
posted @ 2020-02-24 17:38
match_boy
阅读(1224)
评论(0)
推荐(0)
摘要：
复位的功能是很有必要的，让一切正在处于工作状态的器件的状态恢复到初始态，可以起到重新开始工作的作用。复位有上电复位和按键复位两种常见方式。 先说一下按键复位。 一开始，我们在设计按键复位的逻辑功能时，第一反应就是利用D触发器的异步清零端（clr端），这种方式称为异步复位，代码和RTL图如下： 1 a 阅读全文
posted @ 2020-02-23 23:03
match_boy
阅读(1805)
评论(0)
推荐(0)
摘要：
在实际的项目工程中，基本上都是在Modelsim进行功能仿真后，直接进行板级调试（用signaltap调试），但是中规中矩的后仿真也不能不会。操作步骤如下： 1.将quartus II与其自带的Modelsim-Altera进行关联，quartus II软件中【Tools】 >【Options】，按 阅读全文
posted @ 2020-02-12 20:08
match_boy
阅读(4936)
评论(0)
推荐(1)
摘要：
使用Notepad++的时候，编写Verilog文件后，保存时会出现如图1所示： 图1 这里默认的保存类型并不是Verilog文件格式，这样保存后，再次打开时需要右键单击，选择打开方式，选择文本编辑器打开，如果每次打开都要这样做，相当的麻烦。 那怎么样设置会保存时自动默认就是Verilog文件的格式 阅读全文
posted @ 2020-02-10 22:31
match_boy
阅读(1056)
评论(2)
推荐(1)
浙公网安备 33010602011771号