摘要：
1、按照DDR3 IP的结构一次添加相关的.v文件和.sv文件，注意.vh文件是verilog header文件不需要添加，但是需要把所有需要用到的.vh的文件的路径都要作为编译参数添加到vcs编译命令中，如下图中红色框中，用+incdir+的方式添加路径，会避免报告.vh文件出错的问题 阅读全文
posted @ 2026-06-16 16:31
竹韵悠扬
阅读(6)
评论(0)
推荐(0)
2026年6月16日
2026年6月8日
摘要：
因为升级了FPGA到ultral系列，用vivado2019.2编译的ultral系统，用vcs仿真的时候出现很多IP编译出错的问题，例如fir滤波器的ip出现checksum错误等问题，所以尝试升级vivado，之前想直接升级到vivaod2025.2，但是相应的vcs版本也得升级，然后涉及到相应 阅读全文
posted @ 2026-06-08 10:49
竹韵悠扬
阅读(11)
评论(0)
推荐(0)
2023年4月24日
摘要：
在50M的采样系统中，因为100M的系统时钟和50M的ADC采样data有固定的相位关系，所以不需要特别处理，只需要把FIFO复位信号在两个采样点的最中间拉低确保不在stb附近拉低就不存在相位不稳的问题 但是在其他采样率中，例如57M的采样频率下，100M的采样时钟和57M的采样data有4种相位关 阅读全文
posted @ 2023-04-24 10:45
竹韵悠扬
阅读(109)
评论(0)
推荐(0)
2022年8月16日
摘要：
本文转自：FPGA设计-时序约束（中篇-实例分析）_禾刀围玉的博客-CSDN博客_verilog时序约束 上一篇已经简单的介绍了时序，本文将会以一个ADC实例简单粗暴的进行分析； 现有一块ADC连接到FPGA上，需要在FPGA上实现高速数据的读取，那么第一步自然就是完成可靠的硬件连线，其中需要注意的 阅读全文
posted @ 2022-08-16 11:13
竹韵悠扬
阅读(1548)
评论(0)
推荐(0)
2022年7月15日
摘要：
有时在设计过程中，可能需要不同的滤波效果，如果采样率一样的情况下，我们有两种方式进行切换系数。 第一种就是真正意义上的动态切换，如下图：这种方式适合真正意义上的系数从新加载，但是配置相对复杂，但是省资源。 第二种动态更改滤波器系数的方法： 如果只是少数的几种参数切换，我们可以换种方式，就是通过不同的 阅读全文
posted @ 2022-07-15 15:06
竹韵悠扬
阅读(1225)
评论(0)
推荐(0)
摘要：
总结起来就是有两种方法，一种是只利用config channel 来选择滤波器组，另外一种方法是使用reload channel 动态输入滤波器组的系数值，然后配合使用config channel 来重载滤波器系数。 看到这个标题大部分人都会想到系数重载。我一开始也是这么理解的，这个让我在读Viva 阅读全文
posted @ 2022-07-15 15:03
竹韵悠扬
阅读(1819)
评论(0)
推荐(0)
2022年4月12日
摘要：
关于 XILINX FPGA中GTX的相关测试和理解，相关文章：Xilinx 7系列FPGA 高速收发器GTX/GTH的一些基本概念 本来写了一篇关于高速收发器的初步调试方案的介绍，给出一些遇到问题时初步的调试建议。但是发现其中涉及到很多概念。逐一解释会导致文章过于冗长。所以单独写一篇基本概念的介绍 阅读全文
posted @ 2022-04-12 17:02
竹韵悠扬
阅读(2607)
评论(0)
推荐(0)
2021年12月6日
2021年11月24日
摘要：
1 DCI技术概述 随着FPGA芯片越大而且系统时钟越高，PCB板设计以及结构设计变得越难，随着速率的提高，板间的信号完整性变的非常关键，PCB板上若有关键信号，那么需要进行阻抗匹配，从而避免信号的反射和震荡。Xilinx公司提供DCI可以在芯片内部进行阻抗匹配，匹配电阻更加接进芯片，可以减少元器件 阅读全文
posted @ 2021-11-24 10:44
竹韵悠扬
阅读(1206)
评论(0)
推荐(0)
2021年11月21日
浙公网安备 33010602011771号