摘要： 视频流通了之后，我要在上面添加算法模块，手撕verilog可能比较慢，可以先尝试使用hls。 前面通过block design搭建视频流通路，然后SDK控制写入分辨率这些东西，现在如果要加入算法模块简单实现边缘识别，必须先学习hls生成ip核，以及SDK的进一步学习（初始化中断，以及一些函数的调用） 阅读全文

摘要： 先发泄一下，终于！！！国庆！一个国庆，你知道我怎么过的吗！！！ 首先我是拿官方例程，但是还是依旧跑不通，检查一下，发现以下几个问题，并且我是怎么处理的: 1、首先上板失败，可能由于只是粗略配置了一下管脚没配好，发现买来的双目模块有pwdn而我的例程没提及没处理 初步解决：绝对检查管脚以及模块有没有买 阅读全文

摘要： 在生成VDMA，GPIO，IIC后，会生成对于的bsp板级包。这里我不打算进行深入学习（不会尝试自己去写这份ps代码），要求能较为深入理解ps工作的原理即可，依旧不去细看HDMI模块相关。 首先导入了几个库，然后定义了几个宏，这里有一个要注意的，define这里有的根据英文意思就能知道分别对应什么功 阅读全文

摘要： 初来乍到，先自我介绍，我是一所双非学校集成电路专业的学生，目标是成为一个合格的FPGA，数字ic设计，验证工程师，目前大三，此篇章仅以记录我打FPGA创新创业大赛过程的一些学习经验，是基于zynq7020开发板的开发项目，希望能让小白们更快学习，大佬们认可和指正，也希望自己能在后面忘记某个知识点时能 阅读全文