testbench中的timescale

timescale是Verilog中用来定义模块的仿真时的时间单位和时间精度的，格式为：`timescale 仿真时间单位/时间精度。

用于说明仿真时间单位和时间精度的数字只能是1、10、100，不能为其他的数字。而且，时间精度不能比时间单位大，最多一样大。

这样的定义是正确的：`timescale 1ns/1ps、`timescale 1ps/1ps