2021年12月24日
试用Verilog中的=, <=和assign
摘要： 用错assign的一个例子@博客园 .v: module my_circuit(output reg[7:0] c, input wire[7:0] a, b); // Remove/change 'reg' and 'wire' to see error messages like who can 阅读全文
posted @ 2021-12-24 13:33 华容道专家 阅读(342) 评论(0) 推荐(0)