tDQSS
摘要：
tDQSS - DQS latching rising transitions to associated clock edges, as described on Table 41/42 of JESD79-2E As described in above image, tDQSS = DQS_r 阅读全文
posted @ 2017-06-20 16:29 freshair_cn 阅读(1482) 评论(0) 推荐(0)
parameter–precharge, tRCD and tRAS
摘要：
以下描述来自wikipeida : https://en.wikipedia.org/wiki/Synchronous_dynamic_random-access_memory 几点总结： (1) 每当操作需要切换row时，即需要precharge； (2) 为了与spec的描述一致，可以认为pre 阅读全文
posted @ 2017-06-06 11:46 freshair_cn 阅读(352) 评论(0) 推荐(0)
parameter–key parameters
摘要：
http://www.tweakers.fr/timings.html -Cas# Latency (tCL).Number of clocks that elapses between the memory controller tellingthe memory module to access 阅读全文
posted @ 2017-06-05 16:47 freshair_cn 阅读(386) 评论(0) 推荐(0)
parameter -- tWR
摘要：
http://www.samsung.com/global/business/semiconductor/file/product/tWR-0.pdf tWR: write recovery time. 从写数据被送到数据总线，到数据稳定被写入存储单元的时间。 tWR不满足会造成数据写丢失。 下面是 阅读全文
posted @ 2017-06-05 16:03 freshair_cn 阅读(227) 评论(0) 推荐(0)
命令集
摘要：
1，NOP nCS=0，nRAS/nCAS/WE=1 2，LM/MR 3，Active 4，Read AL把Delay加在tRCD之前 5，Write 6，precharge 7，refresh 必须的，CKE=1，需要Clock 类似于CBR Refresh （CAS#-before-RAS#）R 阅读全文
posted @ 2017-06-05 11:47 freshair_cn 阅读(183) 评论(0) 推荐(0)
parameter– tRPRE and tRPST
摘要：
DDR读数据有效之前，有一段时间DQS（DQS#）需为低（高），此段时间即为read preamble，tRPRE。 同理，读数据结束之前，某段时间为read postamble，tRPST。 阅读全文
posted @ 2017-06-05 11:25 freshair_cn 阅读(1880) 评论(0) 推荐(1)
关于如何去掉异步复位信号的约束
摘要：
直接把该信号到其他信号的路径设为false path即可： set_false_path –from [get_ports {nRst_i}] 阅读全文
posted @ 2017-05-23 16:42 freshair_cn 阅读(1043) 评论(0) 推荐(0)
set_clock_latency
摘要：
set_clock_latancy用于定于虚拟时钟与真实时钟的延时 考虑最糟糕的情况，评估setup时数据会使用最大延时，时钟使用最小延时；评估hold时，数据使用最小延时，时钟使用最大延时。 阅读全文
posted @ 2017-05-22 18:14 freshair_cn 阅读(1356) 评论(0) 推荐(0)
set_case_analysis
摘要：
set_case_analysis给某个Pin指定固定电平，然后时序分析会根据该结果优化原先的电路。 试举例如下： 阅读全文
posted @ 2017-05-18 14:51 freshair_cn 阅读(5176) 评论(0) 推荐(0)
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