Altera I/O element structure
摘要：
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posted @ 2017-10-19 15:28 freshair_cn 阅读(151) 评论(0) 推荐(0)
Altera PLL working mode
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posted @ 2017-10-19 14:46 freshair_cn 阅读(151) 评论(0) 推荐(0)
cycloneii global clock control block
摘要：
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posted @ 2017-10-19 14:39 freshair_cn 阅读(237) 评论(0) 推荐(0)
cycloneii normal mode vs. arithmetic mode
摘要：
Combout = F(data1, data2, data3 or cin, data4) 在 arithmetic mode，只有 data1\data2 参加运算。 4-LUT到2个3-LUT的转换关系是这样子的： 所以在Arithmetic Mode时，data4是接到VCC的。 阅读全文
posted @ 2017-10-19 14:18 freshair_cn 阅读(248) 评论(0) 推荐(0)
cycloneii LAB-wide signals
摘要：
8 available LAB-width signals - 2 clocks - 2 clock enables - 2 asynchronous clears // - 1 asynchronous load or Preset (cyclone) - 1 synchronous load - 阅读全文
posted @ 2017-10-18 17:09 freshair_cn 阅读(224) 评论(0) 推荐(0)
关于Synthesis
摘要：
1，当追求面积最小时 会以牺牲Fmax为代价，可以使用一下setting： fit_pack_for_density=on fit_report_lab_usage_stats=on 可在 .qsf 里面设置： set_global_assignment –name INI_VARS “fit_pa 阅读全文
posted @ 2017-10-18 15:17 freshair_cn 阅读(199) 评论(0) 推荐(0)
CycloneII lcell_comb 和 lcell_FF 的结构
摘要：
1，lcell_comb结构 2，lcell_FF结构 from : cycloneii_eda_fd.pdf 阅读全文
posted @ 2017-10-18 14:23 freshair_cn 阅读(1335) 评论(0) 推荐(0)
Verilog与VHDL的混合模块例化
摘要：
1，大小写与转义 对VHDL解释器而言，对于模块名和端口名， (1) 若有转义 a) 先不考虑转义，寻找与字符串完全相同的VHDL模块； 若找不到： b) 考虑转义，寻找对应的Verilog模块。 (2) 若无转义 全部处理成小写，因此一旦在模块名中出现大写字母，可能出现“模块找不到”的问题。 2， 阅读全文
posted @ 2017-10-10 16:59 freshair_cn 阅读(6535) 评论(0) 推荐(1)
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