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CMOS (1)–PMOS与NMOS

摘要： 1，名称来源 p,n指示的是生成的沟道类型 2，驱动逻辑0与逻辑1 一般用NMOS驱动逻辑0，用PMOS驱动逻辑1。阅读全文

posted @ 2016-12-20 18:17 freshair_cn 阅读(653) 评论(0) 推荐(0)

SDC(7) -- 关于使能信号的时序放松

摘要：先看下图：假如使能信号的有效时间为时钟周期的2倍，此时需要使用 set_multicycle_path 放松使能信号 sel_xy_nab ，若是每个寄存器使能端都约束一遍，那就太麻烦了；这时可以使用 get_fanouts 来定位所有被 sel_xy_nab 驱动的端口：阅读全文

posted @ 2016-12-16 13:53 freshair_cn 阅读(407) 评论(0) 推荐(1)

SDC(6)–I/O约束

摘要：应理解为仅限于内部的约束。即从输入Pin到寄存器D口，以及从寄存器Q口到输出Pin。例如：约束如下：注意set_output_delay的计算阅读全文

posted @ 2016-12-16 11:41 freshair_cn 阅读(560) 评论(0) 推荐(0)

SDC(5)–FPGA系统级同步输入的约束

摘要：此时计算最大/最小输入延时时，是不应该考虑FPGA本身的tSU/tH的，因为数据进来之后不一定马上送到DFF。例如：此时约束如下：阅读全文

posted @ 2016-12-16 11:26 freshair_cn 阅读(657) 评论(0) 推荐(0)

SDC(4)–set_clock_groups 与–add选项

摘要： 1，set_clock_groups -exclusive 有多个时钟，但是多个时钟不会同时生效例如： 2，-add 只有一个时钟输入源，但是始终的频率等可能变例如：阅读全文

posted @ 2016-12-15 18:29 freshair_cn 阅读(4157) 评论(0) 推荐(0)

SDC(3)–set_multicycle_path 最关键的一张图

摘要：上图意思是，假如使用 –setup option，默认约束的是 latch clock；假如使用 –hold option，默认约束的是 launch clock。箭头表示不同组合下时钟沿的移动方向。假若只约束 setup，不约束 hold，当 -setup 使时钟沿移动时，做 hold check 的时钟沿也会跟着移动。这一点特别需要注意。例如，默认 worst case 是这样... 阅读全文

posted @ 2016-12-09 17:52 freshair_cn 阅读(8263) 评论(0) 推荐(0)

Excel skills (2) -- 自动调整行宽列高

摘要：快捷键：行宽，Alt + O + R + A; 列高，Alt + O + C + A; 阅读全文

posted @ 2016-12-09 13:58 freshair_cn 阅读(871) 评论(0) 推荐(0)

SDC(1)–Hold Time

摘要：从以下两个论点触发可能会使Hold Time的计算理解起来更加容易： (1) H = SU – 1 ; (2) Hold Check的目的是确保Source Clock在某个边沿打出数据时，该数据不会在同一个沿被采样。阅读全文

posted @ 2016-12-07 09:24 freshair_cn 阅读(429) 评论(0) 推荐(0)

更改Keil工程名

摘要：假设原工程名为A，需要改成B。 1，在工程目录下，把A.vuopt和A.uvproj改成B.uvopt和B.uvproj。 2，删除其他A文件。 3，打开工程B。然后修改下面位置： Project Targets改为B。 4，工具栏。 Project –> Options –> Output –> Name of Executable，改成B。 5，重... 阅读全文

posted @ 2016-11-21 14:22 freshair_cn 阅读(5895) 评论(0) 推荐(0)

Intel HEX file结构

摘要： https://en.wikipedia.org/wiki/Intel_HEX 1, Intel Hex每行的组成开始标志+Byte数+地址+数据类型+数据+Checksum 2, 开始标志冒号：，ASCII码 0x3A 3, Byte数量 1 Byte，实际有效数据的个数，即数据段的字节数。从1开始计数。 4, 地址 2 Bytes，指示接下来的数据段数据... 阅读全文

posted @ 2016-11-19 20:48 freshair_cn 阅读(1271) 评论(0) 推荐(0)