摘要：做fpga也有四年时间了，该有个总结。刚开始那会，学习东西都是死记硬背，去面试也是直接带着答案去了。时间久了，才懂得设计一些基本思路。1. 设计输入： verilog代码和原理图。画原理图都是懒得做visio架构图的。一般来说设计fpga开始都要有个系统设计架构图。设计原理图也有缺陷，每个软件不能通用，关键每次版本升级以后，原理图容易出问题。 写verilog的代码，比较累，写连接线，最烦就是怕重复定义，怕位数不对。关键设计初期，要学会总体规划，模块分配。2.功能仿真 功能仿真用modelsim，写个测试文件。 初学者，写测试文件是很苦逼的事情。几千行代码，慢屏幕的 #时间 驱动.自己还得.. 阅读全文

摘要：也许你天天做些fpga，写完代码就直接编译成功，锁定引脚后，马上使用signaltaII软件。也许你一天，你发现signaltapII看信号的痛苦，一个源代码文件修改一点，要花个20分钟编译一次。也许你一天，你用了CPLD，不能使用signaltap II。你终于知道后仿真的重要性。有人说功能仿真，要在信号上面加延时控制，满屏的代码都是 A<= #S B；C<=#$ A这种相对延时有什么用处。设计逻辑最重要的是总线类的竞争问题。由于不同的信号逻辑段是不一样，导致总线竞争问题。具体后仿真，都是使用厂家的提供软件，生成VO，VOH类的网表后，加入特定器件库进行仿真。shop104791 阅读全文