fkl523 - 博客园

使用debussy完成自动仿真

摘要：先说最终可以达到的效果：运行run.bat文件后，modelsim在后台运行（从始至终不出现GUI），约5秒左右，debussy代码窗口和波形窗口出现，在波形串口里（如图1）点击添加信号按钮即可将所需要观察的信号添加进来（默认是保存仿真过程中的所有信号）。接下来就可以在debussy中分析波形图1 阅读全文

posted @ 2016-01-31 10:47 fkl523 阅读(698) 评论(0) 推荐(0)

2014年秋季找工作经历

摘要：写这个一方面作为自己的总结，另一方面可以给后来人做个参考，最重要的是告诉自己，技术这条路还有很远，要涉猎的，要深入的，还有很多，很多。先说参加过笔试面试的。 9月22周一第一次去参加江苏大学的招聘会，苏州工业园区组团的，就投了一家，创达特，结果还被告知IC的面试官没有来。周三前赴南航，笔试... 阅读全文

posted @ 2014-11-09 19:46 fkl523 阅读(351) 评论(0) 推荐(0)

数码相框各模块时钟流详解

摘要：主要由sd卡模块、输入异步FIFO、SDRAM、输出异步FIFO、单口RAM、VGA模块组成。1.sd卡模块：采用SPI模式读取SD卡中的数据，SPI工作在25Mhz（每bit），那么一字节需要多久？差不多是25M/8=3.125Mhz，这样的速度拿去在VGA（40~50Mhz）显示是远远不够的，因... 阅读全文

posted @ 2014-11-07 09:55 fkl523 阅读(508) 评论(0) 推荐(0)

C语言实现矩阵乘法（45乘以53）

摘要： 1 #include 2 3 void calcu_maxtrix(int a[3][4],int b[4][2]) 4 { 5 int c[3][2]; 6 for (int i=0;i 2 3 void calcu_maxtrix(int a[3][4],int b[4... 阅读全文

posted @ 2014-10-26 09:02 fkl523 阅读(766) 评论(0) 推荐(0)

简单无符号乘法器（怎么总是有疏漏，神啊！必须要level up了！）

摘要： module multiplier(input clk,rst,input [7:0] A,B,output [16:0] C);reg [3:0] cnt;reg [16:0] temp;always@(posedge clk or negedge rst)if(!rst)begincnt<=0;... 阅读全文

posted @ 2014-10-25 19:18 fkl523 阅读(370) 评论(0) 推荐(0)

同步FIFO的verilog描述

摘要： 1 /****************************************************** 2 A fifo controller verilog description. 3 ************************************************... 阅读全文

posted @ 2014-10-23 20:46 fkl523 阅读(907) 评论(0) 推荐(0)

任意整数分频Verilog（占空比50%）

摘要：程序实现任意整数分频的功能，已在modelsim中通过验证。 1 //`define N 5 2 module div_N ( 3 input CLK, // 基准时钟 4 output CLK_div_N, // N分频后得到的时钟 5 input rst 6 ... 阅读全文

posted @ 2014-10-23 17:26 fkl523 阅读(865) 评论(0) 推荐(0)

跨时钟域接口转换电路

摘要： 1 module handshake( 2 input clka,wra_n,da,clkb,rst, 3 output reg [7:0] db, 4 output reg wrb_n 5 ); 6 7 reg ack,temp,req1; 8 reg [7:0] data; 9 always... 阅读全文

posted @ 2014-10-23 14:06 fkl523 阅读(488) 评论(0) 推荐(1)

FSM从一段到三段详解

摘要：一段式：将整个状态机写到１个always模块里，在该模块中既描述状态转移，又描述状态的输入和输出。（always用时序逻辑也就非阻塞赋值）解释：无须解释特点：一段式描述方法不符合将时序和组合逻辑分开描述的Coding Style（代码风格），而且代码冗长、不清晰，不利于附加约束，不利于综合器和布局布... 阅读全文

posted @ 2014-10-21 18:49 fkl523 阅读(1048) 评论(0) 推荐(0)

Testbench中阻塞赋值与非阻塞赋值

摘要： 1 module test(); 2 reg a; 3 reg b; 4 reg c; 5 initial begin 6 a=1'b0; 7 b=1'b0; 8 c=1'b1; 9 10 #1011 a=1'b1;12 b=#5 1'b1;13 c=1'b0;14... 阅读全文

posted @ 2014-10-16 18:36 fkl523 阅读(1699) 评论(0) 推荐(0)