摘要：1 # 一张表一个类，表内每一行就是一个实例 2 ''' 3 一个单独的元类使用的程序分析。 4 ''' 5 6 class Field(object): 7 def __init__(self, name, column_type): 8 self.name = name 9 self.column_type... 阅读全文

摘要：1 # -*- coding: utf-8 -*- 2 __author__ = "YuDian" 3 4 from multiprocessing import Pool # Pool用来创建进程池 5 import os, time 6 from urllib import request # 访问网页 7 from bs4 import Beautiful... 阅读全文

摘要：先在同一个文件夹下创建两个.py文件。 第一个：13.py 第二个： 14.py 最后输出为： 阅读全文

摘要：使用py2exe包进行转换。py2exe怎么装的可以网上另查。时间久了，记不太清了...... 这个程序可以把自己进行转换。但是没法运行。。。。其实只要是需要修改自身的程序打包后都没法运行。 每行对应的代码都不能改变。若是改变要把flist[3]='var=%s\n'%var和flist[16]的定 阅读全文

摘要：我的github地址。 代码： 阅读全文

摘要：添加远程库 首先，登陆GitHub，然后，在右上角找到“Create a new repo”按钮，创建一个新的仓库： 在Repository name填入learngit，其他保持默认设置，点击“Create repository”按钮，就成功地创建了一个新的Git仓库： 目前，在GitHub上的这 阅读全文

摘要：第一步： 是安装完毕git后，在git bash下创建一个新的仓库（创建一个新的版本库）的过程 git config --global user.name "name" git config --global user.email "xxxx@aaaa.com" cd f:/ ls mkdir le 阅读全文

摘要：恢复内容开始 对于电路模块而言：如果只从行为和功能的角度来描述某一个电路模块，则称为行为模块；如果从电路结构的角度来描述该模块，就称为结构模块。 对数字电路系统的5种不同的描述方法: 系统级(system) 算法级(algorithmic) RTL级(Register-Transfer-Level) 阅读全文

摘要：1.基本RS触发器 由两个与非门交叉连接： 2.同步RS触发器 3.同步D触发器 为了解决RS之间的约束问题 在时钟为0时，情况和同步RS的时钟为0时一样。输出保持不变。在时钟为1时，G4输出一定与G3输出反相。 4.边沿D触发器 CP=0时，主触发器输出不变，为“保持”状态。从触发器最终输出（Q） 阅读全文

摘要：$monitor 任务$monitor提供了监控和输出参数列表中的表达式或变量值的功能。 格式： $monitor(p1,p2,...,pn); $monitor; $monitoron; $monitoroff; 当monitor的参数列表(monitor后面接的括号里面的参数)中的参数或表达式的 阅读全文

摘要：$display、$write;$fopen、$fdisplay、$fclose;$strobe $display和$write任务 格式： $display(p1,p2,...pn); $write(p1,p2,...pn); p1通常称为"格式控制”;p2~pn称为“输出列表”； 这两个任务的作 阅读全文

摘要：恢复内容开始 initial 与 always 一个程序模块可以有多个initial和always；每个initial和always说明语句在仿真的一开始同时立即开始执行。其中，initial语句只执行一次，而always语句则是不断的重复活动，直到仿真过程结束。 一个模块中的多个initial块是 阅读全文

摘要：对5.8及5章题目的仿真 1.四选一多路选择器 四选一多路选择器的执行模块： 四选一多路选择器的测试单元模块： 注意：1）在初始化的时候，不能写成 ts0=1'b0;只能写成ts0=0;(?) 2）不能写成ts0=ts1=ti0=0;只能写成ts0=0;ts1=0;ti0=0; 仿真结果： 不过但我 阅读全文

摘要：内容为书中第5章 条件语句 条件语句必须在过程块语句中使用。所谓过程块语句是指由 initial 和 always 语句引导的执行语句集合。除这两种块语句引导的begin_end块中可以编写条件语句外，模块中的其他地方都不能编写。 if 后面的表达式的结果若为0 ,x ,z 则按“假”处理；只有当为 阅读全文

摘要：内容为书中第4章 等式运算符 “==” 与 “ ” 的区别 Verilog中存在4种等式运算符： “==”与" "的异同。 “==” 在操作数的某些位是不定值x或高阻值z时，结果可能为不定值； “ ”也对x和z进行比较，只有两个操作数完全一致时，输出1，否则输出0. 等式运算符的真值 在“ ”表达式 阅读全文