Verilog小试

学了一年的VHDL，真的不想再换一种语言，但是无奈啊，想想再过一年就要找工作了，公司大多都是用的是Verilog，只好捏着鼻子苦学一番了。

其实Verilog的优势我也是早有耳闻，只是自己在VHDL上积累的实在太多，第一步很是难迈。

看了几天Verilog的基础语法，本以为没什么，不过还是发现了许多让我觉得小有收获的地方。总体来说Verilog整体语法的掌握要比VHDL要难，各种表示方式让人眼花缭乱，但是一旦掌握这些语法后其优势也就显现出来了，个人认为在具体编程时Verilog的代码编写速度要快于VHDL，因为其各种语法比较多，而具体到某一个语句的用法上却是相当的简约，所以写起代码来也就更容易一些（当然，我现在写VHDL更快一些，因为我对这些Verilog语法还没消化呢）。

这两天准备把VHDL写的串口程序用Verilog重写一遍，一是熟悉语法，二是培养Verilog的代码书写风格。现在有很多人编写的代码很是混乱，让人看了第一眼就不想再往下看了，或许过几天自己都不知道是什么意思了。写程序很大程度上要这个程序有良好的可维护性，如果有人愿意自己写的东西都是一次性用品，估计就没有现在的工业文明了，呵呵。明天争取把串口程序写出来，用一些高级一点的语法对整体结构进行优化，争取做到代码通俗易懂，可维护性好。有一天过去了，有时真是感觉时间紧迫，一大堆东西还没有眉目呢，转眼就要工作了，还是加油干吧，无论结果如何，至少我努力过，也不至于在失败之后后悔。