2011年12月21日

Verilog小试

摘要： 学了一年的VHDL，真的不想再换一种语言，但是无奈啊，想想再过一年就要找工作了，公司大多都是用的是Verilog，只好捏着鼻子苦学一番了。其实Verilog的优势我也是早有耳闻，只是自己在VHDL上积累的实在太多，第一步很是难迈。看了几天Verilog的基础语法，本以为没什么，不过还是发现了许多让我觉得小有收获的地方。总体来说Verilog整体语法的掌握要比VHDL要难，各种表示方式让人眼花缭乱，但是一旦掌握这些语法后其优势也就显现出来了，个人认为在具体编程时Verilog的代码编写速度要快于VHDL，因为其各种语法比较多，而具体到某一个语句的用法上却是相当的简约，所以写起代码来也就更容易一些 阅读全文

posted @ 2011-12-21 23:47 枫林驿 阅读(188) 评论(0) 推荐(0)

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