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摘要： IP核：Intellectual Property core ，即知识产权核。每个IP核可以实现特定功能，我们在设计一个东西时可以直接调用某个IP核来辅助实现功能。 存在形式：HDL语言形式，网表形式、版图形式。分别对应我们常说的三类IP内核：软核、固核和硬核。 在Vivado中调用： ①选择所需的 阅读全文

摘要： fpga中的存储器三种：RAM,ROM,FIFO。 RAM和ROM已经比较熟悉了，记录一下FIFO。 FIFO:first in first out ,顺序存取，先入先出。是一种数据缓存器，用来作不同接口的缓冲地，其应用场景有： ① 不同时钟域：数据产生速率 与 数据使用速率 不相等，这个时候用FI 阅读全文

摘要： 任务： 电路图设计： 设计： 模块1：1.先设计一个计数时钟，为了仿真方便，这里把1000ns当作1s。 创建一个计数器second_lim，当计数到1000/20时清零，即1s。 秒显示器second_show，每当second_shwo小于59且second_lim清零时second_show加 阅读全文

摘要： 上一次写了驱动74HC595的驱动，并测试了他的可行性，但没有把整套电路综合起来测试，现在把三个电路连接起来进行了测试，并做一个总结。 目的： part1： 输入8个4位的数据（即8个0~f），共32位，使其可以在八个数码管上同时显示出来。 注：前面提到，为了节省引脚，利用人眼的视觉暂留效果，所以设 阅读全文

摘要： 一开始连接显示器之后一直出现那个框框，修改系统的设置之后一直没法消除。 后面才发现连接到了笔记本的集成显卡里 要在这个设置里面修改哦。 成功解决。 阅读全文

摘要： 上一次设计的动态扫描数码管显示电路模型如上，这是一个32位并行数据[31：0]disp_num选通输出并行数据[7:0]select和[7:0]段选的电路。因此需要输出16个信号 而在开发板上的电路与这个的接口不同，如下： 这个开发板设计的fpga只有有三个输出，接到2片级联的74HC595芯片上， 阅读全文

摘要： vivado中定义了但没用上的寄存器变量，在综合时会被移除，即没有综合出来。（如下cnt，虽然在y的过程块中用了cnt作为判断条件，但实际上cnt用了跟没用效果一样，所以综合时cnt_reg就被放弃了），这将导致虽然观察波形时可以看cnt变量，但他恒等于X（未定态）。 [Synth 8-6014] 阅读全文

摘要： 在逻辑设计的过程中，有时候需要特定周期的时钟信号来控制输出，fpga板上的时钟不符合要求，就需要自己来设计产生一个时钟。 常规思路是使用一个计数器来根据全局时钟产生特定周期的时钟(代码如下)，然后使用这个sl_clk时钟接入其他电路触发器的clk接口来驱动其他电路。 reg [] counter a 阅读全文

摘要： 一个数码管有九个引脚，控制八段二极管的亮灭，用以显示需要的数字。 当有N个数码管时，一个一个控制的话需要N x 9 个引脚，消耗资源较多。 因此可以利用动态显示的方案通过人眼的视觉暂留特性达到静态显示的效果（动态显示周期<20ms），只需N+8个引脚。节省了大量资源。（动态静显） 数码管动态显示的逻 阅读全文

摘要： 先从图片解释一下： Tsu（建立时间）：触发器的时钟信号触发沿到来以前，数据稳定不变的时间。若建立时间太短，数据将不能在这个时钟触发沿被稳定输入触发器， Th（保持时间） ：触发器的时钟信号触发沿到来以后，数据稳定不变的时间。同上。 Tco（输出时间）：触发器的时钟信号触发沿到来至稳定输出输出所需时 阅读全文