fbur

摘要： vivado中定义了但没用上的寄存器变量，在综合时会被移除，即没有综合出来。（如下cnt，虽然在y的过程块中用了cnt作为判断条件，但实际上cnt用了跟没用效果一样，所以综合时cnt_reg就被放弃了），这将导致虽然观察波形时可以看cnt变量，但他恒等于X（未定态）。 [Synth 8-6014] 阅读全文

摘要： 在逻辑设计的过程中，有时候需要特定周期的时钟信号来控制输出，fpga板上的时钟不符合要求，就需要自己来设计产生一个时钟。 常规思路是使用一个计数器来根据全局时钟产生特定周期的时钟(代码如下)，然后使用这个sl_clk时钟接入其他电路触发器的clk接口来驱动其他电路。 reg [] counter a 阅读全文