2022年7月4日
基于串口校时的数字钟设计（verilog实现）
摘要： 任务： 电路图设计： 设计： 模块1：1.先设计一个计数时钟，为了仿真方便，这里把1000ns当作1s。 创建一个计数器second_lim，当计数到1000/20时清零，即1s。 秒显示器second_show，每当second_shwo小于59且second_lim清零时second_show加 阅读全文
posted @ 2022-07-04 16:31 little_breeze 阅读(496) 评论(0) 推荐(0)