模型搭建 - 随笔分类 - 绿叶落秋风

阶段的实现

摘要：模板-V1 模型功能描述场景所需的阶段按照阶段编写需要实现的驱动组织各个驱动完成阶段的映射搭建完成一个简易的仿真系统模型框图阶段的划分原理实现步骤场景的主任务主任务负责时间线，可以串行或者并行地运行各个阶段各个阶段在主任务中选择性运行，以模拟实际运行场景场景的阶段任务每个阶段阅读全文

posted @ 2024-04-13 22:28 绿叶落秋风阅读(25) 评论(0) 推荐(0)

场景描述--system verilog的场景搭建

摘要：模板-V1 模型功能建立场景的概念实现场景的信号传输明确场景的描述内容模型框图场景与实际情况的对应实现步骤场景的概念场景是仿真针对的情况的一种综合描述一般仿真场景和实际场景相对应，且由简单到复杂分布比如，从最理想的数据模型，到引入随机数的干扰模型，再到最后的实际场景采集数据的模型阅读全文

posted @ 2024-04-09 23:14 绿叶落秋风阅读(54) 评论(0) 推荐(0)

总线合集-video总线

摘要：模板-V1 模型功能将视频传输中的数据导入到总线上，方便后续的处理和拓展模型框图 video_interface.sv `include "../public_files/public_macro.svh" interface video_interface; logic clk; logic 阅读全文

posted @ 2024-04-07 21:56 绿叶落秋风阅读(59) 评论(0) 推荐(0)

DUT-图像简易灰度

摘要：模板-V1 模型功能输入视频总线输出视频总线将RGB24数据转化为灰度数据模型框图控制模型实现步骤源码编写未经仿真的原始代码 `timescale 1ns / 1ps /* */ //////////////////////////////////////////////////// 阅读全文

posted @ 2024-04-05 14:17 绿叶落秋风阅读(72) 评论(0) 推荐(0)

sytem verilog模型总览

摘要：模板-V1 模型功能 system verilog和verilog的区别：引入面向对象编程，类似C和C++的区别 system verilog的应用范围：硬件描述、系统仿真、系统验证 system verilog的使用方法：按照UVM或者其他验证方法学进行系统级仿真及验证模型框图 system v 阅读全文

posted @ 2024-04-03 21:40 绿叶落秋风阅读(101) 评论(0) 推荐(0)

FPGA数字逻辑运行特点及常见方法

摘要：模型功能 FPGA的运行是并行的 FPGA的串行依赖状态机 FPGA的并行依赖流水线 FPGA的大规模设计依赖精确设计模型框图 FPGA是并行的系统，所有的代码同时运行，这是FPGA高效的根本所在实现步骤 FPGA的并行特性和一般意义上的高级语言不同，verilog更多地是低级语言特性这一点阅读全文

posted @ 2024-04-02 21:14 绿叶落秋风阅读(73) 评论(0) 推荐(0)

文件与module的对应关系

摘要：模型功能 verilog的文件和module是一一对应的关系 verilog支持include，也就是可以使用头文件vh verilog的文件在工程模式下自动更新调用文件的层次划分可以按照逻辑结构进行展开模型框图略实现步骤文件与模块同名虽然一个文件可以放入多个模块但是这种结构不利于工程阅读全文

posted @ 2024-04-01 21:06 绿叶落秋风阅读(132) 评论(0) 推荐(0)

调试逻辑及变量声明顺序

摘要：模型功能使用ILA观察信号观察变量的转化触发信号的设立 ILA调试状态机的编写 VIO的手动控制模型框图 ila_0 u_ila_0( .clk(clk), .probe0(probe_0) ); 实现步骤 ILA调试核的使用直接调用该IP核，可以实现一个在线逻辑分析仪的功能 ILA核的设阅读全文

posted @ 2024-03-31 15:26 绿叶落秋风阅读(87) 评论(0) 推荐(0)

module和task的引用

摘要：模型功能 module的引用保证了模块可以进行层次划分，从而形成分级处理逻辑 task的作用是提取某一部分的逻辑，用于简化模块的过程描述两者都是实现了逻辑压缩，用于增加代码的可读性模型框图 //module A design module A( ); endmodule //module A u 阅读全文

posted @ 2024-03-30 20:54 绿叶落秋风阅读(118) 评论(0) 推荐(0)

always和assign的物理含义

摘要：模型功能 always实现时序逻辑 assign实现组合逻辑两者共同构成数字系统模型框图 reg r_A; wire w_A; always@(posedge clk) begin if(!i_rst_n) begin r_A <= 1'b0; end else begin r_A <= ~r_ 阅读全文

posted @ 2024-03-29 23:04 绿叶落秋风阅读(108) 评论(0) 推荐(0)

wire和reg型变量的组合使用

摘要：模型功能实现寄存器之间的连线实现寄存器的声明建构时钟的时序系统模型框图 `timescale 1ns / 1ps /* */ // ******************************************************************************* 阅读全文

posted @ 2024-03-27 21:50 绿叶落秋风阅读(310) 评论(0) 推荐(0)

parameter常数及常数函数的使用

摘要：模型功能常数在verilog设计中具备特殊的含义一个可以由编译器进行处理的数和C语言中常数一个不变的变量的作用不同在verilog中，常数更多地作为预编译变量以提高设计的灵活性在上一篇文章中已经使用的genvar i就是用于级联变量而存在也就是说 verilog的常数更多地服务于结构描述阅读全文

posted @ 2024-03-27 00:45 绿叶落秋风阅读(242) 评论(0) 推荐(0)

module的定义及端口的作用

摘要：模型功能 module是verilog中层次划分的基本单元通过module之间的调用，可以实现硬件描述层次的提高端口列表则是module的输入输出，和数字电路的走线连接等效基于module的不断地叠加，verilog可以完成从底层的与或门到复杂数字系统的逐步设计模型框图 //module d 阅读全文

posted @ 2024-03-25 22:09 绿叶落秋风阅读(220) 评论(0) 推荐(0)

verilog注释及vscode插件terosHDL

摘要：模型功能实现代码的注释的方法基于vscode的文档自动生成模型框图 `timescale 1ns / 1ps /* */ // ******************************************************************************* // 阅读全文

posted @ 2024-03-24 13:39 绿叶落秋风阅读(1280) 评论(0) 推荐(0)

verilog模型概述

摘要：模型功能 verilog是硬件描述语言的一种，主要用于ASIC和FPGA中，用于实现数字逻辑控制。相较于VHDL，verilog的语法更加接近C语言，格式也更加宽松，具备更强的灵活性。模型框图 verilog在FPGA内主要用于描述寄存器行为以及连线关系，也可以通过特定的原语实现特殊硬件的调用，阅读全文

posted @ 2024-03-23 16:34 绿叶落秋风阅读(162) 评论(0) 推荐(0)

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