2023前的博客 - 随笔分类(第6页) - 绿叶落秋风

verilog之原语设计

摘要：verilog之原语设计 1、原语作用在一般的verilog设计中，一般采用数字逻辑设计，由软件将数字逻辑转化为特定的数字电路。但是，对于某些特殊的领域，有可能需要用户直接自定义数字电路以达到对指定电路的设计。原语就是执行这个功能的。原语也就是门级语言。这个语言之于verilog就像汇编语言之于C 阅读全文

posted @ 2020-06-02 11:59 绿叶落秋风阅读(5555) 评论(0) 推荐(1)

基于SCCB协议的FPGA实现

摘要：SCCB协议 1、协议内容 SCCB协议常用于vo系列的摄像头的寄存器配置中，是有IIC协议演变而来。本来，本人接触这个协议也是想配置摄像头用于摄像模块。但是，由于配置寄存器实在是太多，而且需要找的资料也比较多，就放弃了，以后有时间再去完成吧。现在先将SCCB协议的设计过程记录下来，方便以后查找。阅读全文

posted @ 2020-06-01 20:59 绿叶落秋风阅读(1064) 评论(0) 推荐(0)

read IEEE standard for verilog(3)

摘要：read IEEE std for verilog 1、阅读准备在阅读的第二部分读到了lexical conventions，这次计划读一节。也就是把lexical conventions读完。 2、阅读内容 3.1 Lexical tokens Verilog HDL source text f 阅读全文

posted @ 2020-05-29 08:38 绿叶落秋风阅读(228) 评论(0) 推荐(0)

modelsim常用操作之波形仿真

摘要：modelsim波形仿真的新手问题 1、实验目的在刚接触modelsim时，被其繁复的操作流程所困，一度只能依靠在quartus中修改代码编译后再重启modelsim，自动导入才能得到波形。这样的操作最大的问题就是修改代码的成本巨大。每次更新波形的时间在5分钟左右。为此，通过不断地学习，终于将波形阅读全文

posted @ 2020-05-28 15:43 绿叶落秋风阅读(8116) 评论(0) 推荐(0)

read IEEE std for verolog(2)

摘要：read IEE standard for verilog (2) 1、阅读前言前面大致地看完了序言，了解了一下verilog的起源以及基本特性。接下来往下读有相关链接和目录，然后是正文。今天暂时阅读目录，有时间再的话看一下第一章。 2、阅读内容目录的第一章是总说，余下的是细节。只要阅读第一章，阅读全文

posted @ 2020-05-28 10:56 绿叶落秋风阅读(210) 评论(0) 推荐(0)

嵌入式C语言设计学习之C语言回顾

摘要：C的基本语法-回忆 1、C的结构 C语言的结构还是以函数为主体，通过其他资源的添加来实现高级语言逻辑。所有的操作都是基于主函数展开的。以主函数为顺序列表，其他函数作为功能模块，组成一个完整的系统。所以，写C语言就要先构建主函数，确定所需的功能，再利用各种变量的控制关系得到具体的功能。 2、C的语法阅读全文

posted @ 2020-05-27 22:45 绿叶落秋风阅读(193) 评论(0) 推荐(0)

ZYNQ7000系列学习之TF卡读写（2）

摘要：ZYNQ读写实验（2） 1、实验原理在TF卡读写实验1中，已经将每一个步骤都做完了，但是最后得到的结果是错误的。那个时候由于TF没有格式化，显示的是错误信息。在格式化后，再次实验，得到了预期的结果。此外，本人使用的开发板不具备SD卡的读写能力。在这个基础上，通过在C语言的代码上进行修改，可以完成阅读全文

posted @ 2020-05-26 16:48 绿叶落秋风阅读(780) 评论(0) 推荐(0)

数字集成电路设计之CMOS

摘要：数字集成电路设计理论 1、基本的理论结构现在主流的集成电路器件还是CMOS，所以理论的结构还是基于CMOS。CMOS有N和P两种MOS组合组合在一起。CMOS最简单的器件就是反相器。然后是标准的逻辑门（与门和或门），标准单元是采用w/L=2：1的PMOS和NMOS组成的与非门和或非门。然后，就可以阅读全文

posted @ 2020-05-26 13:33 绿叶落秋风阅读(1242) 评论(0) 推荐(0)

read IEEE Standard for verilog(1)

摘要：IEEE Standard for Verilog Hardware Description Language 英语说明阅读，首先看导读、目录、摘要等内容。摘要： 1 Abstract: The Verilog hardware description language (HDL) is defi 阅读全文

posted @ 2020-05-26 09:49 绿叶落秋风阅读(678) 评论(0) 推荐(0)

verilog之状态机

摘要：verilog之状态机设计 1、状态机的原理状态机，就是基于状态变化而设计的硬件模块，是一种常见的设计思路。掌握状态机的使用，是初步建立复杂逻辑设计能力的开始。所谓的状态机，和高级语言程序的流程图十分类似，具有逐步执行，步步递进的特点。由于硬件的特殊性，一般的状态机都是闭环的，要求能够回到初始状态阅读全文

posted @ 2020-05-25 23:46 绿叶落秋风阅读(1753) 评论(0) 推荐(0)

quantus18的signaltap逻辑分析仪

摘要：SignalTap的使用 1、SignalTap的作用 SignalTap就是一个IP（对应xilinx的ila），可以将引脚的状态实时显示。这是基于板级的验证，可以有效处理一些仿真难以实现的波形测试。例如inout口的测试，使用仿真就比较困难，很难构建合适的测试工具。使用signaltap可以有效阅读全文

posted @ 2020-05-24 15:54 绿叶落秋风阅读(361) 评论(0) 推荐(0)

英语文档之关键词统计

摘要：英语文档之关键词统计 1、操作目的在阅读英语文档之前，一般需要有一定的英文基础。但是，在很多时候，我们不能知道自己的单词储备是否可以有效地完成阅读。这时，我们需要补充单词。自然而然地可以想到，我们应该补充高频单词用于提高阅读体验。高频，使用直接的统计方法就可以得到高频单词的分布，进而提升阅读体验。阅读全文

posted @ 2020-05-22 08:48 绿叶落秋风阅读(439) 评论(0) 推荐(0)

cadence软件画版图操作

摘要：cadence软件操作 1、原理图设计电路的原理图设计和许多的电路设计软件是类似的，这里大致介绍一下基本的操作。首先是新建一个cell的原理图： library manager》file》new》cellview》这里设置元件名以及类型。这里也可以选择其他类型。其中比较重要的就是schemat 阅读全文

posted @ 2020-05-21 19:20 绿叶落秋风阅读(7857) 评论(0) 推荐(0)

英语文档之vivado界面

摘要：vivado英文界面一、界面内容图中就是vivado常用的界面。二、常用窗口首先是左侧的project manager：IP INTEGRATOR（IP 集成器），simulation（仿真），RTL analysis（寄存器传输级分析），synthesis（综合），implementati 阅读全文

posted @ 2020-05-20 08:05 绿叶落秋风阅读(2031) 评论(0) 推荐(0)

verilog之wire和reg

摘要：verilog之wire和reg 1、区别 wire为线，reg为寄存器。至少初期这两个名词的意思是这样的。wire在电路设计中指代的就是某个点的逻辑值，而reg则指代某个寄存器输出的逻辑值。这个理解可以覆盖大部分的使用。而不在这一范围内的就是使用always写组合逻辑。这时的reg具备的只有语法意阅读全文

posted @ 2020-05-19 17:20 绿叶落秋风阅读(3991) 评论(0) 推荐(0)

cadence板图设计基本操作

摘要：基于cadence的四位全加器设计及仿真。 1、实验原理板图，也就是芯片的原理图。通过学习板图的绘制，可以有效地提高对芯片的工作原理的认识。在版图设计中，需要掌握许多的规则，能够按照特定的规范优化，才能完成一个精美的板图。这里只是实验，所以没有那么严格。如果想要深入学习版图设计的话，这里的知识还是阅读全文

posted @ 2020-05-19 09:32 绿叶落秋风阅读(939) 评论(0) 推荐(0)

verilog之锁存器和触发器

摘要：verilog锁存器和触发器 1、基本概念锁存，就是输入信号变化时，输出不发生变化时，就是触发器或者锁存器。触发器的敏感信号是clk，即触发器是知道被延时了多少。对于锁存器来说，延时是不确定的。一般电平触发容易出现锁存器。电平相对输出的变化时间是不确定的。这也就是锁存器不推荐使用的原因。 2、设计阅读全文

posted @ 2020-05-18 09:47 绿叶落秋风阅读(1584) 评论(0) 推荐(0)

verilog基本语法之always和assign

摘要：always和assign的作用一、语法定义 assign，连续赋值。always，敏感赋值。连续赋值，就是无条件全等。敏感赋值，就是有条件相等。assign的对象是wire，always的对象是reg。这就是语法约束。二、功能差异 assign对应电路下连线操作。always对应插入敏感控制连阅读全文

posted @ 2020-05-18 09:03 绿叶落秋风阅读(9583) 评论(0) 推荐(0)

verilog之基本结构

摘要：verilog语法的基本结构 1、verilog的定义 verilog，一种硬件描述语言，致力于提高数字电路，尤其是大规模数字电路的描述规范。从描述就可以看出，这个语言和C不同，不是高级语言。但是，这个语言也不像汇编。其本身能够完成许多高级语言的功能，比如判断、计算、选择等操作。这就容易让人误以为这阅读全文

posted @ 2020-05-16 16:26 绿叶落秋风阅读(1584) 评论(0) 推荐(0)

ZYNQ7000系列学习之TF卡读写实验

摘要：TF卡读写实验 1、实验原理开发板上自动带有TF卡外接接口，这里只需调用封装好的IP核即可实现该功能。当然，你还需要一个TF卡（感觉SD卡也可以，反正这两种卡差不多）。实验就是调用一个IP核，不涉及其他的设计，所以比较简单。 2、实验步骤 1）新建工程 file》new》project走一遍就可以阅读全文

posted @ 2020-05-16 10:19 绿叶落秋风阅读(1139) 评论(0) 推荐(0)

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