摘要：用于实现在脚本所在的目录创建工程并初始化工程 点击查看代码 #获取脚本所在的文件 variable My_File [file normalize [info script]] #prj_path_file 获取文件的路径含文件名 set prj_path_file [file nativename
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posted @ 2022-02-06 22:56
随笔分类 - 2023前的博客
早期松散的博客，无关联性
摘要：前言FPGA设计过程中, 会遇到大量的串行转并行或者并行转串行的问题;这些问题主要体现在FPGA对于速度和面积的均衡上;一般而言, FPGA使用并行的设计可以提高处理的速度, 消耗更多的资源;FPGA使用串行设计, 可以节约资源, 处理速度有所下降;而在实际的使用过程中, 串行的设计往往贯穿于整个项
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posted @ 2021-12-14 21:42
摘要：前言FPGA的并行设计是其高速处理的核心之一, 通过并行地处理大量的数据实现预期的功能;PC的多线程设计则是处理大量的内容而衍生出的一种处理方式, 其本质是利用CPU的高速处理能力, 将单个线程以难以察觉的速度处理, 从而实现多线程的稳步运行;两者的目标有所不同, 实现的手段也是存在差异;内容FPG
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posted @ 2021-12-13 22:42
摘要：简介 DRAWIO是一款开源的流程图软件,可以快速绘制各种流程图,支持图形导入和图像插入,且可以类似excel一样分页,能够以最简介的方式实现最复杂的功能; 基础功能 作为一款流程图软件,绘制流程图的基本操作都是具备的; 以网格为基准,将提供好的模块拖拽连接,即可完成一个流程的绘制; 自动页面拓展,
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posted @ 2021-11-13 15:53
摘要：#标题 #A ##B ###C ####D #####F ######G #######H #样式 A A [https://www.baidu.com/] hello world xx yy zz 111 233 3 33 433 533 6 33 xxxx 点击查看代码 xxxxxxxxxxxx
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posted @ 2021-10-11 22:23
摘要：GIT版本控制学习博客 GIT版本控制学习博客 环境部署 环境部署 下载git版本控制即可。 用户配置 用户配置 （1）设置用户及地址 git config --global user.name "Username" git config --global user.email "Username@
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posted @ 2021-09-01 22:05
摘要：简介 QT通过模块化管理，对于某种模块需要添加对应的模块实现。QT SQL也是需要增加对应的模块来实现。QT数据库的层次关系为： 驱动层：数据库到SQL语言之间的桥梁 SQL API层： SQL语句的操作层 用户操作层：用户函数调用 操作流程 图形工具 为了确保数据库操作过程可视化，所以一个工具SQ
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posted @ 2021-08-21 22:58
摘要：引言 目前，为了提高数据校对的效率，使用合理的显示工具完成具体的数据处理，可以加速设计中调试的速度，这也是自行设计上位机的意义所在。数据处理在LabVIEW中是比较简单的，直接调用即可。在QT中可能需要采用其他的模块。 学习 QT5中比较快捷地实现图表的方式是QtCharts库，内置的QChartV
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posted @ 2021-07-17 13:49
摘要：前言 使用QT的多线程编程，完成串口通信助手的设计。 实施 Qt5下的串口编程 使用QT5.12中自带的QSerialPort和QSerialPortInf的类实现对串口硬件的访问，通过对类的方法进行操作，完成整个串口的控制。整个操作基于类的实例，能够快速部署。这里需要明确层次的概念。串口类，提供了
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posted @ 2021-07-07 22:05
摘要：光电子理论 1.光电子相关基础 1.1跃迁 跃迁，就是电子能阶发生变化的过程。一般自发发射、受激发射、受激吸收三种形式。主要的物理模型对应到能带。 1.2复合 复合，电子空穴对复合，释放光子或者以其他形式释放能量。 1.3异质结 异质结，利用势垒限制载流子。 2.异质结激光器（LD） 异质结激光器，
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posted @ 2021-06-01 14:37
摘要：FPGA中与时序有关的概念 一、时序分析 时序分析是对整个时序进行分析的操作。作用就是了解设计的时序性能，一般而言就是最大时钟频率。时钟频率越高，设计的工作速度越快（忽略设计实现方法的不同导致的效率提升）。为了提高时钟频率，有一份完整的时序分析报告是必不可少的。 在quartus中的Timeques
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posted @ 2020-09-20 12:16
摘要：FPGA中的面积优化 一、优化的意义 面积优化，就是在实现预定功能的情况下，使用更小的面积。通过优化，可以使设计能够运行在资源较少的平台上，节约成本，也可以为其他设计提供面积资源。 二、操作符平衡 对于复杂逻辑操作，输入到输出的对称性越好，往往中间逻辑就越少，面积越小。一般优化中，可以将不关注中间信
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posted @ 2020-09-12 10:49
摘要：FPGA中的速度优化 一、逻辑设计中的速度概念 逻辑设计速度相关的概念有三个：设计吞吐量、设计延时和设计时序。速度优化策略而言，吞吐量需要提高，延时应该降低，时序应该收敛（时序余量slave越大，收敛越强，移植性越好）。吞吐量提高的方法一般是采用大的并行设计，延时降低的方法则是采用缓存结构或者并行结
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posted @ 2020-09-11 09:33
摘要：状态机的常见问题 一、状态机的常见问题 标准的状态机包括摩尔状态机和米勒状态机：摩尔状态机的输出只与当前状态有关，而米勒状态机则和输入和状态都有关。状态机能够稳定工作，但是占用资源过多。在摩尔状态机中的时钟偏斜可能会导致状态转换时会出现过渡状态（状态转化出现时序问题），米勒状态机由于输出异步，更加容
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posted @ 2020-09-10 16:23
摘要：基于quartus的高级时序分析 一、派生时钟和异步存储器 派生时钟就是和独立时钟存在频率或者相位关系的时钟，异步存储器就是具有存储读写异步功能的存储器。在时序分析中，这两个部分的静态时序分析是需要设置个别约束的。派生时钟会产生时钟偏斜或者不同频率时序问题，异步存储器则类似latch，存在建立时间和
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posted @ 2020-09-09 12:27
摘要：FPGA中的时钟域问题 一、时钟域的定义 所谓时钟域，就是同一个时钟驱动的区域。这里的驱动，是指时钟刷新D触发器的事件，体现在verilog中就是always的边沿触发信号。单一时钟域是FPGA的基本组成部分，但是随着设计规模扩大，多时钟域的设计是必要的。维持庞大的单时钟域对时钟源的要求是极为苛刻的
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posted @ 2020-09-08 10:49
摘要：quartus中的时序约束常用方法 一、约束操作 quartus中有三种时序约束方法： 1️⃣Timing Setting 2️⃣Wizards/Timing Wizard 3️⃣Assignment/Assignment Editor 一般来说，前面两种是全局约束，后面一种是个别约束。 先全局，后
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posted @ 2020-09-08 10:32
摘要：时序约束与时序分析 一、基础知识 FPGA设计中的约束主要有时序约束、位置及区域约束和其他约束。位置和区域约束用于实现FPGA设计的端口和资源位置的指导，其他约束则泛指芯片信号和电气标准的约束。时序约束的作用则是使得时序能够满足输入时钟的要求。 时序约束的作用有： （1）提高设计的工作频率 （2）获
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posted @ 2020-09-06 15:54
摘要：FPGA的PCB设计 一、FPGA的高速电路板设计 PCB板的设计规模增大，IO传输问题也就出现。为了兼容其他高速模块，必须对PCB的设计进行优化。 1️⃣电源滤波，降低系统噪声2️⃣匹配信号线3️⃣降低并行走线的噪扰4️⃣减小反弹效应5️⃣进行阻抗匹配 为了实现上述要求，可以采用的方法有： （1）
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posted @ 2020-09-05 10:32
摘要：AXI4的主机协议代码分析 一、模块分析 （1）端口列表 input wire INIT_AXI_TXN, // Asserts when ERROR is detected output reg ERROR, // Asserts when AXI transactions is complete
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posted @ 2020-09-04 10:36
浙公网安备 33010602011771号