2024年4月7日
实验程序
摘要： module lbwyyds2(clk,rst_n,dout); input clk,rst_n; output [7:0] dout; reg[7:0] address; reg rden; always@(posedge clk or negedge rst_n) begin if (!rst_ 阅读全文
posted @ 2024-04-07 10:32 达达利鸭只因 阅读(12) 评论(0) 推荐(0)