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daydaygood
FPGA及嵌入式学习探索。
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XLINX IP核模块化使用
针对项目中所用的一些IP核,编写一些简单的模块并做记录
AXI4-Stream Data FIFO(2.0)
摘要:模块背景描述: 数据来自于4个1G采样率,分辨率14bit的ADC,由于缓存需要时间,所以利用AXI4-Stream Data FIFO IP核完善数据流的传输过程,由于并非实时传输,有触发信号触发缓存,故fifo深度为4096,只存储4000个数据,数据位宽为64。 该随笔中FIFO深度为32,位
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posted @
2025-02-23 22:05
sp12138
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