随笔分类 -  Verilog

摘要：Abstract 复位是我们经常要使用到的，但是究竟是选择哪个好呢，两者之间有什么差别？这个以前都没怎么仔细看过，这两天看了一个大牛的论文，做个总结和分析。究竟两者间有什么区别。1、Synchronous reset flip-flops with non reset follower flip-flops每一个verilog程序块或者VHDL process 应该只构建一种类型的flip-flop，就是一个designer不能将可复位FF与无复位FF混合使用。module badFFstyle(q2,d,clk,rst_n); output q2; input d,clk,rst_n; .. 阅读全文

摘要：FROM：http://hi.baidu.com/hieda/blog/item/3374fd94b65a151ad21b708c.html1. 什么是亚稳态？ 1.1 亚稳态发生的原因 1.2 亚稳态的危害 1.3 亚稳态的解决办法 1.4 亚稳态与系统可行性2. 你的PLD处于亚稳态吗？3. What is metastability? [from www.asic-world.com]======================================================================1.什么是亚稳态？亚稳态是指触发器无法在某个规定时间段内达到一个. 阅读全文

摘要：Absract前几天遇到DE2—Camera中关于状态机中的问题，不解，后询问志伟学长后才恍然大悟，所以发现状态机还得好好学学。今天看了Clifford E. Cummings大师的论文《State Machine Coding Styles for Synthesis》，写的相当好，再结合真无双大师的博文，对学到的状态机做个总结。IntroductionA finite state machine has the general structureshown in Figure 1.State Machine ClassificationThere are two types of stat 阅读全文

摘要：真无双大师写的相当好，从simulation和synthesis两方面分析了blocking，nonblocking;http://www.cnblogs.com/oomusou/archive/2010/07/30/blocking_vs_nonblocking.html 阅读全文

摘要：这两天学着用了一下Q2中的FFTv9.1核，主要学了Variable Streaming数据流结构，ALTERA关于FFT核的ug_fft写的还是相当详细的，我就是照着这个做的。下面是对对一些要点的总结：一：在这张parameter Tab中：Twiddle Precision 就是我们平常所说的旋转因子的位数，旋转因子的位数必须小于等于数据的位数。在Architecture Tab中：我选择的是Variable Streaming数据流，这个其实和Streaming差不多，只是VS中你可以通过改变fftpts的值来改变FFT的点数。然而其他的时序都是相同的。输入数据的顺序是顺序输入，输出数据 阅读全文

摘要：A latch is a binary storage device,composed of two or more gates,with feedback. A flip flop is a clocked binary storage device,that is ,a device that stores either a 0 or a 1.The value will only chan... 阅读全文

摘要：今天看代码时遇到了integer，只知道这是个整数类型，可详细的内容却一窍不通，查看了资料---《verilog数字VLSI设计教程》。其中是这么写到的：大多数的矢量类型（reg或者net）都被默认当做无符号数。integer和real是个例外，它们被默认为当做有符号数。通常，real类型是不可综合的。假设在没有溢出的情况下，不管是无符号数还是有符号数，它们都是二进制的一串数值而已；而当这个值被当做某种类型比较时：又符号数的MSB被用来表示这个数字的符号，而无符号数的MSB则是位权最高的那一位。无论采用什么样的二进制格式，一个无符号数永远也不能成为负值。下面是一个和符号位有关的例子：reg[3 阅读全文

摘要：今天对PLL中areset和locked详细查了下资料，发现网上这方面的资料很少，所以自己认真读了下Documentation---ug_altpll.pdf,现在我将我学到的内容总结如下： areset简而言之就是高电平有效，对pll进行复位。 下面我们主要来认识一下locked信号： Locked这个输出到底是干嘛用的呢，pdf中这样写道： The ALTPLL megafunction allows you to monitor the PLL locking process using a lock signal named locked and also allows you to. 阅读全文

摘要：Verilog中典型的counter逻辑是这样的：always@(posedge clk or negedge reset) begin if(reset == 1'b0) reg_inst1 <= 8'd0; else if(clk == 1'b1) reg_inst1 <= reg_inst1 + 1'd1; else reg_ins... 阅读全文