渝雪柒柒

摘要： 背景： 博主非视频剪辑从业者，非软开码农， 不想花费大量时间进行ffmpeg的学习 搞这个的初衷是，被剪辑video文件太大，导入剪映耗时长，且剪映导出分辨率低，且不想花钱 = = 因此只做最简单的视频剪辑应用分享，达到截取视频，简单音视频抽取及重组的目的即可。 1.安装 https://ffmpe 阅读全文

摘要： SWD其实和JTAG类似，是一种调试串口。 JTAG大致了解了一下。JTAG（Joint Test Action Group）主要4 lines:TMS(模式选择),TCK(时钟)，TDI（数据输入），TDO（数据输出）。都是串行总线。JTAG model中通过状态机的方式，对cmd进行解析后控制T 阅读全文

摘要： 分享一个蛮好的链接：https://blog.csdn.net/wordwarwordwar/article/details/73662379 今天在看的资料是S家的DW_apb_uart的官方文档。该uart IP是挂在APB总线上面，CPU通过APB总线对uart进行访问和数据读写操作。 结构如 阅读全文

摘要： 最近在建立CDC环境，在网上看到一些不错的学习链接，粘贴如下： 1.https://blog.csdn.net/u011729865/article/details/52931366 属于https://blog.csdn.net/wonder_coole/article/details/79542 阅读全文

摘要： 转载请标明出处 第一章 接口（interface） 1.1. 接口的概念 接口允许许多信号合成一组由一个端口表示。 1.2. 接口声明 //接口定义 Interface main_bus (input logicsig_a, sig_b); //sig_a , sig_b是接口的输入 Wire si 阅读全文

摘要： 转载请标明出处 第一章 有限状态机建模（FSM,finite state machine） 1.1. 使用枚举类型建立状态机模型 l 三过程块建模风格：三个过程块分别实现: a.状态转换(always_ff) b.产生下一状态(always_comb) c.产生状态输出值(always_comb) 阅读全文

摘要： 转载请标明出处 第一章 System Verilog过程块、任务和函数 1.1. verilog通用目的always过程块（procedural block）（可综合） always过程块的综合指导方针： 组合逻辑 1.关键词always后必须跟一个边沿敏感的事件控制（@符号） 2.事件控制的敏感表 阅读全文

摘要： 转载请标明出处 数组、结构体和联合体 1. 结构体（struct） 1.1. 结构体声明 结构体默认是变量，也可以声明为线网 var struct { // 通过var进行结构体变量声明 logic [31:0] a, b; logic [ 7:0] opcode;} Instruction_Wor 阅读全文

摘要： 转载请标明出处 用户自定义和枚举数据类型 1. 用户自定义类型（typedef） 局部typedef定义：只用于设计的特定部分时，typedef的定义可在module或interface中 共享typedef定义：当在多个模型中使用时，typedef的定义可在包中进行， module,interfa 阅读全文

摘要： 转载请标明出处 1. System Verilog文本值和数据类型 1.1. 增强的文本值赋值 相对于verilog，SV在文本值赋值时可以1.无需指定进制 2.赋值可以是逻辑1 用法： reg [63:0] data; data = '0 //fills all bits on the left- 阅读全文