随笔分类 - FPGA基础
FPGA小白入门的基础实验，我会尽可能写下自己的遇到的问题，还有自己解决的过程，同时总结经验，与伙伴们一起成长！
摘要：一 前言 转眼间已经工作了，博客是从研究生开始写的，当时就图能够提升自己的专业能力，记录学习过程的问题，避免后面重复中枪。哈哈哈。 工作后，每天下班都很晚，由于工作内容保密，不能透露。很长时间都不再写博客，既然不能写工作的项目，那就回忆一下实习的点滴，或者是自己学习的过程、 二 正文内容 1）FPG
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摘要：一 前言 这一周连续两场线下面试，紧接着又是微信视频面试，从连续三天的面试中，收获颇丰！ 存在的问题： 一是对项目细节模糊； 二是IC基础知识薄弱； 具体表现是，在面试过程中，如被问到DDR3和千兆以太网的知识，讲不清楚，如DDR3的IP的输入数据位宽和时钟之类，DDR3的架构，标注项目系统框图的时
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摘要：一 前言 （一）自我唠叨： 一直以来都是这也想学那也想学，搞个两三个月又放弃了，开始搞新的，从来没有任何东西超过一年，更不要说坚持三年。现在经历的事情多了，学过各种编程语言明白了要想学会一个专业技能，至少是三年。得到软件上吴军老师，对于学习的原则为系统性学习，谷歌方法论223封信《系统学习的方法》。
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摘要：一 简述 最近恶补基础知识，借了<<Verilog传奇>>，《基于FPGA的嵌入式图像处理系统设计》和<<基千FPGA的数字图像处理原理及应用>>这三本书。 <<Verilog传奇>>是关于Verilog基础知识的，总共九章。由于书籍内容太多没时间看，故一般都是了解整本书的大致内容，遇到问题时能回忆
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摘要：Modelsim独立仿真vivado的IP 最近一直在做local dimming项目的FPGA硬件实现，算法的其中一步就是直方图统计，即数字图像的某一灰度级的像素数，这个直方图的源码找了半天才搞到，就在<<牟新刚周晓郑晓亮著: 基千FPGA的数字图像处理原理及应用>>这一本书有详细的描述。但有了这
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摘要：一 OpenCores 网站简介，这个是全世界最大的FPGA开源IP核网站。由于最近在学习USB2.0host control IP，所以想去网上下载相关的IP例程学习。通过搜索发现，有两个网站十分强大，能找到各种项目和代码。一是GitHub，这是全世界最出名的，各种程序语言都有。二是OpenCor
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摘要：USB2.0IP设计 最近，在学习USB2.0IP的设计，其中包含了CRC校验码的内容，之前学习千兆以太网曾经用到过CRC32校验（https://www.cnblogs.com/Xwangzi66/p/14185143.html），CRC详细原理可见括号的链接，今天则从怎么用工具快速生成Veril
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摘要：设计目标：设计一个串口IP，要求1：输入时钟频率任意，如0-400M时钟频率；要求2：波特率超过常见的115200，要求达到4M. 设计核心思路：波特率计算公式，divp10x = (10 * fsysclk) / (16 * baud)，divp10x 是10倍分频系数，当给定一个参考时钟和波特率
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摘要：实验目的：先简单熟悉LCD灯的驱动和时序图的代码实现。设计功能是让LCD显示红绿蓝三种颜色，即三个彩带。本次实验比较容易实现，主要是对LCD驱动时序图的理解和时序参数的配置。 实验条件：1.LCD原理图2020-12-17-HXH_ESP32_E1。 2.所用开发板用户手册：GW1NSR-LV4CQ
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摘要：项目简述 本次项目在计算机将图像数据信息通过千兆网发送给FPGA后，由于接收到的数据可能混乱和无效，需要对数据CRC校验和无效包过滤。 项目原理及框图 对iddr_ctrl模块的输入数据和使能信号，分成两部分处理：第一部分数据通过包有效检验，CRC32校验（单独建一个模块例化使用），包长度统计（通过
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摘要：一是设计功能 我的理解协议就是一个命令包，通过给出不同的控制命令，来调动不同的功能模块，实现不同的功能，如读数据，写数据，擦除等。 二设计过程 先看了尤老师的视频，主要讲了大致设计原理和总体框架，当然咯还有时序图，然后就从核心的控制模块做起，控制模块又分成三个部分，一是读数据，二是页写数据，三是擦除
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摘要：一设计功能 对SPI_flash进行扇区擦除，分为写指令和扇区擦除两个时序部分。 二设计知识点 我简单理解flash，第一它是掉电不丢失数据的存储器，第二它每次写入新数据前首先得擦除数据，分为扇区擦除和全擦擦。 下面讲讲我自己亲自动手设计的原创代码过程： 自己设计过程： 第一步：就先看了SPI FL
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摘要：一设计功能 通过友善串口助手将198X198像素的十字光标图片转化为198X198的二进制数据后，传送给FPGA后储存到40K的RAM中用VGA来叠加显示，之后再加一个图像的半透明显示。 二设计输入 （一）verilog实现 关键点：若是十字光标像素为255，则是白色背景（由于8位位宽的rgb全为1
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摘要：一设计功能 计算得到的dxy,再通过和阈值比较大小，输出po_sum作为VGA的输入，在显示器器上显示图像的轮廓。 二设计思路 根据前一篇博客对sobel算法的介绍，先通过FIFO的双流水线操作采集到三行三列的九个数，再得到dx 和dy，再求dx 和dy的绝对值和给Dxy,最后把Dxy 和阈值比较大
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摘要：连续学习FPGA基础课程接近一个月了，迎来第一个有难度的综合设计，图像的边沿检测算法sobel,用verilog代码实现算法功能。 一设计功能 （一设计要求） （二系统框图） 根据上面的系统，Verilog代码如下：注意的是，VGA模块的时钟输入有两个，一是50M，二是25M。PLL的IP核的输入时
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摘要：一设计功能 通过串口发送端，可以发送一字节的数据。有输入标志信号和发送完成的标志信号进行控制发送过程，核心是发送的时序图。串口发送分成两个部分：串口波特率和串口数据发送。即空闲时的高电平和起始位，八位数据位，停止位。 二设计输入 下面的程序代码是从上到下，从最基本的时钟开始，分频计数器，分频标志信号
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摘要：一设计功能 实现FPGA开发板能够收到PC发送的一字节数据，共8比特。串口接收一个是波特率，还有就是接收引脚的下降沿检测，最后就是数据接收的时序逻辑。在开始时，接收引脚是空闲状态，当接收引脚下降沿到来时，先来一个起始位，然后是八位的数据位，每到一个波特率时钟传输一个数据位，接收完八位数据后，八位数据
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摘要：今天准备在ISE14.7中调用PLL的IP核，搞一下时钟的分频和倍频。可在我做好pll的IP核后，我直接用ise生成了一个仿真文件，只需要修改下例化模块名和加一个时钟就行勒。 问题：但怎么在ISE14.7中调用Modelsim勒？ 百度找了很多资料发现，要想调用：首先得先对ISE编译库进行编译。然后
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摘要：一设计功能 1.上次状态机的练习 2这次自动售货机综设 (一)对比两次的售货机 上次售货机的关键是画出状态转移图。明确输入分几种，输出是啥，有哪些状态。如下图所示 （二）系统或综合设计的经验： 既然这次的综设，在上次的售货机基础上，加了流水灯，按键等模块。那么根据模块化设计，那我先做核心模块，再做功
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摘要：一设计功能 （一）实验现象： 在赛灵思的开发板上，按键每按下一次，四个LED灯向左移位一次实现流水灯效果。 （二）知识点：按键消抖，移位。按键按下与释放，首先得把按键的完整过程分为下降沿和上升沿，下降沿与上升沿都得维持10ms,才能看作真正的按下与释放。否则为抖动。移位分成左移和右移，实现方式有两种
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