摘要: # 寄存器版本 在寄存器版本中,需要导入的外部文件只有`stm32`的启动文件,也就是一个以`.s`结尾的汇编文件 可以手动为链接文件和目标文件创建文件夹,在配置中设置保存的目录即可 **在寄存器版本中,需要实现`systeminit`函数,为空即可** 故:寄存器版本对项目结构的依赖性较低 # 库 阅读全文
posted @ 2023-06-03 22:51 sunshineoier 阅读(72) 评论(0) 推荐(0) 编辑
摘要: # 解决方案 1. 首先检查`debug`部分的其他配置是否出错,包括芯片型号、`flash`大小、读写模式以及频率 2. 检查目录是否存在中文 3. 修改`connect & Reset option`选项为如下模式: 主要修改为`under reset`模式 ![](https://img202 阅读全文
posted @ 2023-05-29 17:43 sunshineoier 阅读(485) 评论(0) 推荐(0) 编辑
摘要: # 第一步 安装keil5 [官网](https://www.keil.com/) [下载位置](https://www.keil.com/download/product/) ![下载界面](https://img2023.cnblogs.com/blog/1741739/202305/17417 阅读全文
posted @ 2023-05-29 17:12 sunshineoier 阅读(230) 评论(0) 推荐(0) 编辑
摘要: 参考书籍 软件测试技术基础教程 软件测试概述 第一类测试:在设计规定的环境下运行软件的功能,将其结果与用户需求或设计结果相比较,如果相符则测试通过,如果不相符则视为Bug 第一类测试方法以需求和设计为本 第二类测试:强调测试人员发挥主观能动性,用逆向思维方式,不断思考开发人员理解的误区、不良习惯、程 阅读全文
posted @ 2023-05-15 13:52 sunshineoier 阅读(79) 评论(0) 推荐(0) 编辑
摘要: 引言 推排序常常应用在操作系统的任务调度中,尝试使用硬件对堆排序进行实现,在实现的过程中不使用function和tasks语法,即真·硬件实现 参考的博客 也就这一个博客有介绍 堆排序的Verilog实现 原理 ~~堆排序还需要复习一遍吗?~~ 我肯定是要的 菜鸟-堆排序 图解排序算法(三)之堆排序 阅读全文
posted @ 2023-04-19 17:40 sunshineoier 阅读(261) 评论(6) 推荐(0) 编辑
摘要: 卡诺图 卡诺图(Karnaugh map)是真值表的变形,它可以将有n个变量的逻辑函数的2n个最小项组织在给定的长方形表格中,同时为相邻最小项(相邻与项)运用邻接律化简提供了直观的图形工具 在数字电路中,对逻辑值的化简常常要用到卡诺图,而卡诺图的化简也常常困扰初学者 官方的化简办法 选自维基百科(卡 阅读全文
posted @ 2023-04-05 15:17 sunshineoier 阅读(224) 评论(0) 推荐(0) 编辑
摘要: 一步到位 github仓库 这个超级好用,挺简单的说QwQ 该仓库有详细的博客搭建主题,可以跟着教程走 ~~其实也就是把对应的CSS和JS代码复制过来~~ 增加其他的特效和动画 看板娘 各种动态特效 个人博客搭建 其余方式: github+hexo:需要在自己的电脑上部署相应的环境,比较麻烦 服务器 阅读全文
posted @ 2022-10-19 18:05 sunshineoier 阅读(21) 评论(0) 推荐(0) 编辑
摘要: 引言 之前都是在做嵌入式相关的内容,最近因为课程需要使用无人机,所以对收集到的无人机的学习资料进行整理 基础术语和框架的构建 首先推荐全权老师的《多旋翼飞行器设计与控制》,前三章构建了一个对于无人机的知识框架,第4-6章会更偏向于模型的构建,比如:无人机飞行时的动力学模型之类,第7-13章更偏向于无 阅读全文
posted @ 2022-09-28 15:18 sunshineoier 阅读(158) 评论(0) 推荐(0) 编辑
摘要: 引言 因为一些额外的步骤,更改了cmdline.txt中的内容,后面树莓派就不能正常启动 参考的资料: 官方的文档 默认的配置 翻译得很烂的中文文档 cmdline参数介绍 正题 对于这个cmdline.txt文件,主要的作用就是在操作系统启动时传递参数给操作系统,从而配置一些选项,比如:把信息通过 阅读全文
posted @ 2022-07-16 20:47 sunshineoier 阅读(1196) 评论(0) 推荐(0) 编辑
摘要: 引言 该文章基于汪文祥的《CPU设计实战》总结 豆瓣图书 核心 Verilog编程的核心是面向硬件编程 写Verilog就是在画电路 面向硬件电路设计的思维: 数据通路 + 控制逻辑 CPU设计中需要遵守的规定 代码中禁止出现initial语句 代码中禁止出现casex,casez 代码中禁止用#表 阅读全文
posted @ 2022-07-06 17:02 sunshineoier 阅读(95) 评论(0) 推荐(0) 编辑