随笔分类 -  TQ

摘要：分析说明：D2：目的寄存器；D1：源寄存器； edge2：下一个时钟上升沿；edge1：当前时钟上升沿；edge0：当前时钟上升沿的前一个时钟沿；如下图：建立时间：触发器D2（数据要到达目的的地方）在时钟上升沿edge1（以edge1是当前的时钟上升沿）输入端的数据data1（data1是edge0... 阅读全文

摘要：现在知道时序约束主要是FPGA to ic，或者ic to FPGA。上图可以表示FPGA to IC, IC to FPGA.fpga2ic：fpga2ext 是 fpga 致 ic 信号的走线延迟；clk2fpga 是时钟信号致 fpga 的走线延迟；clk2ext 是时钟信号致 fpga 的走... 阅读全文

摘要：不知不觉，学到的第四章。但是对于TQ的内部模型和外部模型的完整分析还是没有很好的理解。接着学习。。。。。。。。。我们也了解静态时序分析的第一步骤，亦即时钟方面的约束。此外，也稍微对 Report Timing 逐步深入了解，何为一举列出多有相关的时序报告等。在此我们需要用到 set_multicyc... 阅读全文

摘要：之一就是第一章，这是第二章。在开始之前，要对第一章内容说说我理解到的：（1）时序分析是节点对节点的分析。（2）这个latch edge是锁存上一个lunch edge输出的（满足建立关系的）值。（3）建立关系和建立时间余量。（4）保持关系和保持时间余量。特别是使用屁股计数就是实际TQ的分析方法。Ti... 阅读全文

摘要：黑金动力的资料还是非常有价值的。通过建模篇，对于给定的时序关系，我总能实现。但是，这总是很初级的能力。也只是为后面的建模服务。所以，现阶段我的能力还是非常有限。我相信我一定会成为牛人，能够独挡一面。借用同学的一句话：仰望星空，脚踏实地。现在来学习FPGA的时序约束。时序约束，是要对时序有要求为前提才... 阅读全文

摘要：1、如果启动沿（launch）和锁存沿（latch）是同一时钟域则，latch比launch晚一个时钟周期。2、数据到达时间3、时钟到达时间。如果启动沿（launch edge）和锁存沿（latch edge）是同一时钟域则，latch edge比launch edge晚一个时钟周期。如果在不同的时... 阅读全文