摘要： 因为模块的交接，最好将写好的源文件和生成的IP封装一个IP，然后再转交给其他的同事使用，这是一种好的习惯。但是对于，封装的过程还是需要注意一下。实际的看看步骤吧。1）将源文件和使用到的IP生成工程. 2）在tools->create and package IP 打开入下图 3）注意选项，和生成的文 阅读全文

摘要： http://www.george-smart.co.uk/wiki/Xilinx_JTAG_Linux 阅读全文

摘要： 这几天在写驱动加密芯片的代码产生了一个典型的错误：代码如下 这段代码的本意是在rst_strt有效时，给出一个复位标志；在复位结束时，清零复位标志。但是使用上述代码是有优先级的，即需要rst_strt先无效，之后才能响应end_rst。实际中没有考虑到rst_strt及时的清除。 阅读全文

摘要： multiboot的功能对于不同的FPGA应该是相同的，但是具体的配置可能不一样。基本流程如下： 上图来源是xapp1246， 明显分为5个步骤，在FPGA启动时是有flash的0地址开始，但是因为golden image加了一些配置，在FPGA接收到这些配置是会转到其他的地址，继续读update 阅读全文

摘要： 在FPGA中，有时需要使用用户代码重配置FPGA，配置的内容可以是flash或者是其他的来源这样FPGA的启动模式有关，在本实验中配置文件是存放在flash中。实际的操作步骤如下： 1：生成一个工程，工程的内容是led灯在闪烁。并且生成相应的mcs文件，通过jtag烧录到板卡上的 bpi flash 阅读全文

摘要： 到现在不管fir ip 用的对不对，但是在使用modelsim是可以仿真fir ip的。具体步骤：1、仿真库，添加到modelsim目录配置文件：2、将这个文件中的：；List of dynamically loaded objects for Verilog PLI applications；Ve... 阅读全文

摘要： 大概的思路：1、往modelsim 添加仿真库。2、将Verilog 文件，testbench文件提出。建好文件夹。比如uart仿真： uart_sim文件夹下：rtl文件夹，test_bench文件夹。test_bench文件夹下sim文件夹。3、打开modelsim，改变当前目录为sim文件夹下... 阅读全文

摘要： 分析说明：D2：目的寄存器；D1：源寄存器； edge2：下一个时钟上升沿；edge1：当前时钟上升沿；edge0：当前时钟上升沿的前一个时钟沿；如下图：建立时间：触发器D2（数据要到达目的的地方）在时钟上升沿edge1（以edge1是当前的时钟上升沿）输入端的数据data1（data1是edge0... 阅读全文

摘要： 问题思考1、贝瑟尼在遇到鲨鱼袭击之后（影片开始25分钟左右），为什么最后能够逃脱危险，回到岸上？这给你什么启示？如果是你危险的情况你会怎样？贝瑟尼左臂被咬断最终还是保住了一条命归功于：1、其他人的协助2、自己没有完全失去冷静，能临危不乱。危险的情况发生时，我们能保持必要的冷静越容易为自己找到更多的机... 阅读全文

摘要： 目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA 全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲... 阅读全文