随笔分类 -  verilog

摘要：1、使用非基数表示的十进制视为有符号数。使用基数表示的十进制被视为无符号数。2、线网中的值被解释为无符号数，整型寄存器中的值被解释为有符号的二进制补码数,。3、如果选择表达式的值为 x、z,或越界,则位选择的值为 x。例如S t a t e [x]值为x。4、不允许对存储器变量值部分选择或位选择。如... 阅读全文

摘要：来源 《verilog HDL那些事--建模篇》1、并行建模的思想。2、每个模块最好只有一个功能。（便于修改和扩展，特别在大的项目中）典型的 HDL 教科书中，才不会要读者了解“模块的性质”。没有性质的模块，常常会使得初学着在设计上和理解容易陷入“混乱”。反之，如果“模块含有性质”的话，在设计和理解... 阅读全文

摘要：1、有意义且有效的名字。2、同一信号在不同层次应该保持一致。3、添加有意义的后缀，使信号的有效性更加明确。4、模块输出寄存器化，使得输出的驱动强度和输入延时是可以预测的。5、使用括号表明优先级。6、每一个if都应该有一个else。如果esle没有任何相应的动作，则用一条空语句。（if。。esle可能... 阅读全文