摘要：
NOTE: 1.为防止资源泄漏，请使用RAII对象，它们在构造函数中获得资源并在析构函数中释放资源。 2.两个常被使用的RAII classes 分别是 trl::shared_ptr 和 auto_ptr。前者通常是较佳选择，因为其copy行为比较直观。若选择auto_ptr, 复制动作会使它... 阅读全文
posted @ 2015-09-06 22:47
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摘要：
1.命令文件/函数文件+函数文件：多个M文件2.函数文件+子函数：一个M文件3. inline:无需M文件4.符号表达式+subs方式：无需M文件5.字符串+subs方式：无需M文件第一种：命令文件/函数文件+函数文件%命令/函数文件：myfile1.mclearfor t=1:10 y=mylf... 阅读全文
posted @ 2015-09-05 22:23
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摘要：
NOTE:1.Copying 函数应该确保复制“对象内的所有成员变量”及“所有base class成分”。2.不要尝试以某个copying函数实现另一个copying函数。应该将共同机能放进第三个函数中，并由两个copying函数共同调用。 阅读全文
posted @ 2015-09-05 16:41
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1.自我赋值好多是"别名"（aliasing）带来的结果NOTE: 1.确保对象自我赋值时 operator= 有良好行为。其中技术包括比较“来源对象”和“目的对象”的地址/精心周到的语句顺序以及copy-and-swap。 2.确定任何函数如果操作一个以上的对象，而其中多个对象是同一个对象时，... 阅读全文
posted @ 2015-09-05 16:17
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摘要：
如题 阅读全文
posted @ 2015-09-05 10:29
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NOTE: 1.令赋值（assignment）操作符返回一个reference to *this. 2.此协议适用于所有赋值相关的运算比如：+= -= *=.... 阅读全文
posted @ 2015-09-04 23:28
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NOTE:在构造和析构期间不要调用virtual函数，因为这类调用从不下降至derived class（比起当前执行构造函数和析构函数的那层） 阅读全文
posted @ 2015-09-04 21:59
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1.good code styles2.+rad compile time switch for compile1.了解VCS 的架构 <===这方便了解不多 parser / event code generator / cycle code generator2.+prof 性能分析 占用CPU... 阅读全文
posted @ 2015-09-04 16:16
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摘要：
关于竞争冒险：1.use +race utility to locate race condition code ****2.use $vcdplusdeltacycleon to locate race condition code（不常用）3.use vcddiff & vcat t locat... 阅读全文
posted @ 2015-09-04 15:24
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NOTE: 1.析构函数绝对不要吐出异常。如果一个被析构函数调用的函数可能抛出异常，析构函数应该扑捉任何异常，然后吞下他们（不传播）或结束程序。 2.如果客户需要对某个操作函数运行期间抛出的异常做出反应，那么class应该提供一个普通函数（而非析构函数中）执行该操作。 阅读全文
posted @ 2015-09-04 10:33
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NOTE: 1.polymorphic(多态性质的)base classes 应该声明一个virtual 析构函数。如果class带有任何virtual函数，它就应该拥有一个virtual析构函数。 2.Classes 的设计目的如何不是作为bases classes 使用，或不是为了具备多态性... 阅读全文
posted @ 2015-09-04 10:16
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1,dump wave by system function $vcdpluson(level_number,module_instance,....|net_or_reg) $vcdplusoff(module_instance,...|net_or_reg)2.debug仿真时下面要考虑：1... 阅读全文
posted @ 2015-09-03 18:50
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要求： 1.describe three methods of debugging verilog code using vcs 2.invoke ucli debugger（不重要） 3.debug verilog design using ucli（不重要）debugging方式： 1.... 阅读全文
posted @ 2015-09-03 17:44
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要求： 1.complie a verilog/systemverilog design using vcs 2.simulate a verilog/systemverilog designvcs ===> c===>binary(编译之后有一个目录csrc生成)step1 : compile... 阅读全文
posted @ 2015-09-03 13:31
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1.分层的事件队列2.执行事件的队列3.仿真时间的计算4.同一层事件，无先后顺序这个点：觉得Verilog与systemVerilog比较，Verilog比较笼统，systemVerilog则比较细分。在Verilog眼中无论testbench、dut还是assertion都是code。所以先把co... 阅读全文
posted @ 2015-09-03 12:41
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