随笔分类 - systemverilog
这个以补充总结,记录为主。集中学习已过。
摘要://Normal Clock Blockalways begin:clk_blk clk <=0; #10 clk<=1; #10;end//Improved Clock Block, improve clcok speed by 25%always begin:clk_blk clk =...
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摘要:interface 相关知识点还是一个IEEE官方标准为指导,发现网上好多说的要么不具体要么就是错的。记录于此,有机会自己整理一下具体用法。15:11:22
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摘要:1.task declaration 个人喜欢ANSI C格式的声明: task mytask(output int x,input logic y); ...... endtask注意端口列表的方向和数据结构,容易犯错,最好每个逐一显示声明。2.static and automatic tasks...
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摘要:普通的模块使用法:注意我们这里只实现了部分功能。。。。不是完全的读写模块。。。。module mem_core(input logic wen,input logic ren,output logic mrdy=1,input logic [7:0] addr,input logic [7:0] m...
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