菜芽caiya

摘要： 今天在使用ad的smart pdf时遇到一个小问题 就是 使用的是AD17，生成PDF，PDF没有把芯片的引脚标号显示出来（还有其它的芯片也是一样的，但是奇怪的是：只有在原理图元器件右边的没有显示全，左边的显示比较全） 在网上没有找到答案，在一个论坛别人遇到了一样的情况，他给出了解决办法，实践可行！ 阅读全文

摘要： 声明：只是为了记录我遇到的一些问题，其中有我理解错的望勿参考。 （1）qt designer设计好窗口（ctrl + r：预览窗口） 主窗口： 登录窗口： 关于qt designer的使用，大可以百度，很简单的，要注意的是部件的参数要会调整。 有一点要说一下，就是我们建的部件怎样适合窗口，也就是放大 阅读全文

摘要： 操作系统：桌面操作系统，服务器操作系统，嵌入式操作系统，移动设备操作系统。 作用：1直接控制计算机不同的硬件比如cpu，硬盘等进行工作。 2 把操作这些硬件的方法封装成一个又一个的系统调用， 供其他成员（应用程序）直接访问。 虚拟机：指通过软件模拟的具有完整硬件系统功能的，运行在一个完全隔离环境中的 阅读全文

摘要： 第一步： 在QII软件中，使用“Assignments -》 Remove Assignments”标签，移除管脚分配内容，以确保此次操作，分配的管脚没有因为覆盖而出现错误的情况。 编写xxx.tcl文件。该文件需要在当前工程目录下。格式如下： 第二步：在QII软件中，使用“Tools -》 Tcl 阅读全文

摘要： 参数新数据对象是用来定义常量的，它可以提升verilog hdl代码的可读性和维护性。 verilog hdl支持参数有两种，普通参数和局部参数。普通参数在模块例化时可以从新赋值，局部参数在模块例化时不能从新赋值。参数值更改可以通过defparam语句实现。 Verilog中可以用关键字parame 阅读全文

摘要： 1-选择eda仿真工具 tool-》options-》eda tool options 2-assignments-》settings-》eda tool settings-》simulation-》modelsim 3-编写testbench： （自动生成操作：processing-》start- 阅读全文

摘要： 线网型数据对象： 是verilog hdl常用数据对象之一，起到电路节点之间的互联作用，类似于电路板上的导线。 wire是verilog hdl默认的线网型数据对象。 线网型数据对象的读操作在代码任何位置都可以使用； 写操作只能在assign连续赋值语句中使用。 assign连续赋值语句： 基本格式 阅读全文

摘要： 预编译指令： verilog HDL预编译指令是以" ' "字符开头，而且不需要以";"结尾。 作用：指示在编译verilog hdl源代码前，需要执行哪些操作。 'timescale的使用方法： verilog hdl的时序分析是以时间先后为顺序的，时延用'timescale定义的时间单位来表示。 阅读全文

摘要： 1--verilog HDL 语言的预编译指令作用：指示在编译verliog HDL源代码前，需要执行哪些操作。 2--模块内容是嵌在module 和endmodule两个语句之间。每个模块实现特定的功能，模块可进行层次的嵌套，因此可以将大型的数字电路设计分割成大小不一的小模块来实现特定的功能，最 阅读全文

摘要： 首先，我们先准备两个.py文件，还要图片文件 代码//是我自己手写的，copy时记得删掉，不然有可能错误，比如中英文啥的 当然 一些语法的无问题就百度，都能给你答案 第一个.py 代码 pyinstaller打包不打图片，但是.py文件肯定会打。那么把图片用.py文件保存就是解决问题的核心。也就是把 阅读全文