菜芽caiya

摘要： Altera 的 Cyclone IV 器件 PLL 具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。 Altera 的 Quartus II 软件无需任何外部器件，就可以启用 Cyclone IV PLL 和相关功能。 下面演示如和调用 Altera 提供 阅读全文

摘要： 一，建立工程： 1，启动 Quartus12.1 开发环境， 选择菜单 File->New Project Wizerd。 2，在弹出的对话框中输入工程名和工程存放的目录， 点击 Next ，top-level design entity name跟工程名字一样。 3，add files 可以添加项 阅读全文

摘要： 转载至：https://www.cnblogs.com/zuilangsanshu/p/9888608.html FPGA芯片一般有好几组时钟引脚 CLK [0..N] [p，n]，我的理解是：首先，时钟必须由外部晶振通过CLK引脚输入到FPGA的时钟网络，至于选用哪一组CLK，主要看FPGA哪个b 阅读全文

摘要： ORCAD 画原理图中关于update cache的问题如果在画原理图过程中，修改了库元件，放置修改后的元件时会出现如下警告：Part xxx is out of date with respect to the design cache.Use Update Cache to synchroniz 阅读全文

摘要： 在用PSpice进行仿真时，很多时候会遇到需要仿真的器件在PSpice自带的仿真库无法找到。这时需要到该器件对应的官网上去下载对应的SPICE模型，而不同的公司提供的SPICE模型又都不尽相同，比如TI公司提供MOD文件或TXT文本，而ADI公司提供的是CIR格式的文件。如何将这些不同类型的SPIC 阅读全文

摘要： 一：主要功能 1，10位的分辨率 2，单次和连续转换模式。单次转换模式，转换一次就停止转换；连续转换模式，一旦开启，一直转换。 3，预分频可编程设置。adc时钟可由系统主时钟经分频后提供。 4，可以选择外部中断（ASC_ETR）或者定时器触发信号（TRGO）作为A/D转换启动触发信号。不仅可以手动开 阅读全文

摘要： 一：IAR编译器中断函数说明 下面说一下在IAR下，在IAR下必须要添加iostm8s105s6.h文件，在文件的最后有如下内容：/* * Interrupt vector numbers * */#define AWU_vector 0x03#define SPI_TXE_vector 0x0C# 阅读全文

摘要： 现象：设备管理器没有显示独显，但是鲁大师能检测出来显卡型号，开机显卡风扇正常转动 原因：win10系统太旧就会有可能出现这个问题，有的新显卡与旧的win10系统不兼容 解决办法：升级系统到win10最新的问题就可以了 阅读全文

摘要： AD保存PCB出现 cannot write to read - only file，今天画板子出现这个问题，顿时心凉大半了，这个原因不知，分享一种办法，可行； 上面是问题截图。 首选新建一个pcb，然后将当前pcb的所有东西copy进去，之后保存新建的pcb，然后关闭ad；然后从新打开，之后将新建 阅读全文

摘要： 一：元器件布局； 1，遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局 2，布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件 3，元器件的排列要便于调试和维修，亦即小元件周围不能放置大元件、需调试的元、器件周围要有足够的空间 4，相同结构电路部分，尽可能采用 阅读全文