摘要: timescale 1ns/1ns module tb_mux2_1 (); reg in_1; reg in_2; reg sel; wire out; initial begin in_1 = 1'b0; in_2 = 1'b0; sel = 1'b0; end always #10 begin 阅读全文
posted @ 2025-08-08 16:23 HiDvlp 阅读(16) 评论(0) 推荐(0)
摘要: Verilog HDL学习 HDLBits刷题错误总结 always block里误用wire类型变量 16-bits,每位都是1,误表示为{16{1}},应当表示为{16{1'b1}},事实上用'1更简单 数组维度声明错误,比如,我想声明一个长度为8的chunks数组,数组里每个元素宽度为4位, 阅读全文
posted @ 2025-08-04 20:44 HiDvlp 阅读(19) 评论(0) 推荐(0)